JPH01245561A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 230000005669 field effect Effects 0.000 title claims description 6
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 229910052751 metal Inorganic materials 0.000 claims abstract description 23
- 239000002184 metal Substances 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 11
- 238000002955 isolation Methods 0.000 claims abstract description 3
- 239000004065 semiconductor Substances 0.000 claims description 17
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 22
- 238000007747 plating Methods 0.000 abstract description 17
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 8
- 230000015572 biosynthetic process Effects 0.000 abstract 2
- 238000005498 polishing Methods 0.000 abstract 1
- 239000000126 substance Substances 0.000 abstract 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 230000018109 developmental process Effects 0.000 description 4
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 3
- 239000007864 aqueous solution Substances 0.000 description 2
- LDDQLRUQCUTJBB-UHFFFAOYSA-N ammonium fluoride Chemical compound [NH4+].[F-] LDDQLRUQCUTJBB-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- -1 is coated Polymers 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 102220043690 rs1049562 Human genes 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Weting (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は超高周波用の電界効果トランジスタの製造方法
に係り、特に半導体基板の貫通孔を通じて表面電極と裏
面金属層を接続する、いわゆるバイアホールを有する超
高周波用の電界効果トランジスタの製造方法に関する。
に係り、特に半導体基板の貫通孔を通じて表面電極と裏
面金属層を接続する、いわゆるバイアホールを有する超
高周波用の電界効果トランジスタの製造方法に関する。
（従来の技術）
高周波電力用電界効果トランジスタ（以下、ＦＥＴと略
称する）においては、広帯域化、広利得化、高周波化の
ために、ソースインダクタンスの低減を図ることが重要
であり、これを貫通孔（以下、バイアホールと略称）を
用いてソースを直接接地することにより実現している。
称する）においては、広帯域化、広利得化、高周波化の
ために、ソースインダクタンスの低減を図ることが重要
であり、これを貫通孔（以下、バイアホールと略称）を
用いてソースを直接接地することにより実現している。
また、 ＦＥＴでは素子の集積密度を上げることも重要
である。このためには熱抵抗の低減を図る必要があり、
チップを２０〜３０μｍに薄くして、チップ裏面にＰＨ
５（ＰｌａｔｅｄＨｅａｔ ５ｉｎｋ）を形成している
。このパイアホールＰＨ５構造を再現性良く、かつ安定
に実現するためには、薄く研磨した半導体基板の裏面よ
り表面電極に位置合せして貫通孔（バイアホール）を形
成する技術と、バイアホールを含む半導体基板裏面に選
択的に厚メツキを施す技術を確立する必要がある。
である。このためには熱抵抗の低減を図る必要があり、
チップを２０〜３０μｍに薄くして、チップ裏面にＰＨ
５（ＰｌａｔｅｄＨｅａｔ ５ｉｎｋ）を形成している
。このパイアホールＰＨ５構造を再現性良く、かつ安定
に実現するためには、薄く研磨した半導体基板の裏面よ
り表面電極に位置合せして貫通孔（バイアホール）を形
成する技術と、バイアホールを含む半導体基板裏面に選
択的に厚メツキを施す技術を確立する必要がある。
第２図は、バイアホールＰＨ５構造を有するＦＥＴチッ
プの一例を示す断面図である。この第２図において、１
００は半導体基板でその厚さは一例として３０μｍに形
成され、その表面の能動層１０１上にソース電極層１０
２Ｓ、ゲート電極層１０２Ｇ、ドレイン電極層１０２０
が設けられている。前記ソース電極ＪｉＬＯ２Ｓは、そ
の一部に半導体基板裏面からエツチングを施して形成さ
れたバイアホール１０３により、裏面のＡｕ層１０４，
１０５に接続されている。なお、叙上のバイアホール１
０３の開孔径は一例として４０μｒｓ、 Ａｕ層１０４
，１０５の層厚は一例仁して５０μｍに形成されている
。
プの一例を示す断面図である。この第２図において、１
００は半導体基板でその厚さは一例として３０μｍに形
成され、その表面の能動層１０１上にソース電極層１０
２Ｓ、ゲート電極層１０２Ｇ、ドレイン電極層１０２０
が設けられている。前記ソース電極ＪｉＬＯ２Ｓは、そ
の一部に半導体基板裏面からエツチングを施して形成さ
れたバイアホール１０３により、裏面のＡｕ層１０４，
１０５に接続されている。なお、叙上のバイアホール１
０３の開孔径は一例として４０μｒｓ、 Ａｕ層１０４
，１０５の層厚は一例仁して５０μｍに形成されている
。
以下に、上記ＦＥＴチップの従来方法による製造工程に
つき、第３図（ａ）〜（ｅ）に示す工程断面図を用いて
説明する。
つき、第３図（ａ）〜（ｅ）に示す工程断面図を用いて
説明する。
まず、半導体基板１００に形成されたソース電極１０２
Ｓに位置合せして、フォトレジスト層１０６のパターニ
ングを行なう（第３図（ａ））。次に、前記フォトレジ
スト層１０６をマスクにして、表面のソース電極１０２
Ｓまでドライエツチング、あるいはウェットエツチング
を行なうこ−とによりバイアホール１０３を形成する（
第３図（ｂ））。次にフォトレジスト層１０６を除去し
、第３図（Ｃ）の如く選択めっきの際の陰電極となる金
属Ｎ１０４を蒸着により形成する。
Ｓに位置合せして、フォトレジスト層１０６のパターニ
ングを行なう（第３図（ａ））。次に、前記フォトレジ
スト層１０６をマスクにして、表面のソース電極１０２
Ｓまでドライエツチング、あるいはウェットエツチング
を行なうこ−とによりバイアホール１０３を形成する（
第３図（ｂ））。次にフォトレジスト層１０６を除去し
、第３図（Ｃ）の如く選択めっきの際の陰電極となる金
属Ｎ１０４を蒸着により形成する。
続いて、前記金属層１０４上に選択めっきのためのフォ
トレジスト層１０７を形成しく第３図（ｄ））、第３図
（ｅ）に示すように選択めっきを行なってＰＨ５が形成
される。次に、フォトレジスト層１０７を溶解除去した
後、ＰＨ５をマスクに金属層１０４．半導体基板１００
を順次エツチングして、チップ分離を行ない、第２図
に示されるようなバイアホール・ＰＨ５構造を有するＦ
ＥＴチップが完成する。
トレジスト層１０７を形成しく第３図（ｄ））、第３図
（ｅ）に示すように選択めっきを行なってＰＨ５が形成
される。次に、フォトレジスト層１０７を溶解除去した
後、ＰＨ５をマスクに金属層１０４．半導体基板１００
を順次エツチングして、チップ分離を行ない、第２図
に示されるようなバイアホール・ＰＨ５構造を有するＦ
ＥＴチップが完成する。
（発明が解決しようとする課題）
上記従来の製造工程では、前記第３図（ｄ）に示す如く
１選択めっき用のレジストパターン１０７を得るために
バイアホール内のフォトレジストを露光、現像により除
去している。バイアホール内のフォトレジストは平担部
に比べ厚く形成されるため、このフォトレジストを完全
に除去するためには露光量、現像時間を平担部に比べか
なり増加させる必要がある。しかし、露光量と現像時間
の少くとも一つを増加させることはフォトレジストの膜
べりを生じ、パターン形状を損うことになるため、この
パターンを用いて形成されるＰＨ８に著しく形状不良を
起こす。
１選択めっき用のレジストパターン１０７を得るために
バイアホール内のフォトレジストを露光、現像により除
去している。バイアホール内のフォトレジストは平担部
に比べ厚く形成されるため、このフォトレジストを完全
に除去するためには露光量、現像時間を平担部に比べか
なり増加させる必要がある。しかし、露光量と現像時間
の少くとも一つを増加させることはフォトレジストの膜
べりを生じ、パターン形状を損うことになるため、この
パターンを用いて形成されるＰＨ８に著しく形状不良を
起こす。
本発明は、上記の欠点を除去するためになされたもので
、ＰＨ５の形状を良好に、しかも再現性良く形成し得る
ＦＥＴの製造方法を提供することを目的とする。
、ＰＨ５の形状を良好に、しかも再現性良く形成し得る
ＦＥＴの製造方法を提供することを目的とする。
（課題を解決するための手段）
この発明にかかるＦＥＴの製造方法は、半絶縁性半導体
基板表面の能動層上にソース、ドレイン。
基板表面の能動層上にソース、ドレイン。
ゲートの各電極を形成する工程と、前記基板裏面に第１
の金属層を形成しこれが前記ソース電極に対向する部位
のバイアホール形成予定領域に第１の開孔部を形成する
工程と、前記第１の金属層の素子分離エツチング予定領
域に第１の絶縁膜を形成する工程と、前記半導体基板裏
面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜
に第１の開孔部に位置合せされた第２の開孔部を形成す
る工程と、前記第２の開孔部から前記半導体基板にエツ
チングを施し前記ソース電極に達するバイアホールを形
成する工程と、前記バイアホールおよびその近傍領域の
前記半導体基板裏面に第２の金属層を形成する工程と、
前記第２の金属層をマスクとして前記第２の絶縁膜を除
去し、前記第１の絶縁膜を露出させる工程を含むもので
ある。
の金属層を形成しこれが前記ソース電極に対向する部位
のバイアホール形成予定領域に第１の開孔部を形成する
工程と、前記第１の金属層の素子分離エツチング予定領
域に第１の絶縁膜を形成する工程と、前記半導体基板裏
面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜
に第１の開孔部に位置合せされた第２の開孔部を形成す
る工程と、前記第２の開孔部から前記半導体基板にエツ
チングを施し前記ソース電極に達するバイアホールを形
成する工程と、前記バイアホールおよびその近傍領域の
前記半導体基板裏面に第２の金属層を形成する工程と、
前記第２の金属層をマスクとして前記第２の絶縁膜を除
去し、前記第１の絶縁膜を露出させる工程を含むもので
ある。
（作 用）
本発明は、従来の選択めっき用のレジストパターンを得
るためにバイアホール内の余分なフォトレジストを露光
、現像により除去していたものを、バイアホール形成前
にパターン化した第１の絶縁膜によって選択めっきを行
なうようにして、良好な形状のＰＨ５を形成できる。
るためにバイアホール内の余分なフォトレジストを露光
、現像により除去していたものを、バイアホール形成前
にパターン化した第１の絶縁膜によって選択めっきを行
なうようにして、良好な形状のＰＨ５を形成できる。
（実施例）
以下、本発明の一実施例につき図面を参照して説明する
。
。
第１図（ａ）〜（ｊ）は半導体基板に砒化ガリウム（以
下ＧａＡｓ）を用いたＦＥＴの製造方法を工程順に示す
工程断面図である。
下ＧａＡｓ）を用いたＦＥＴの製造方法を工程順に示す
工程断面図である。
第１図（ａ）に示すように、ＧａＡｓ半絶縁性基板１０
０裏面にラッピング及び化学研磨を施して基板厚を３０
μｍまで薄くした後、このＧａＡｓ基板裏面に第１の金
属Ｎ１のＡｕ層を厚さ５０００人蒸着し、バイアホール
形成予定領域にエツチングを施して開孔部１ａを設ける
。前記Ａｕ層は後に施される選択めっきの際の陰電極と
なるものである。次に、選択めっきのためにパターン化
された第１の絶縁膜の、例えばフォトレジスト膜２を素
子分離エツチング予定領域に形成する。ここで、上記第
１の絶縁膜はバイアホール形成前に形成されるので、従
来例におけるようなパターン形成上の問題はない。なお
。
０裏面にラッピング及び化学研磨を施して基板厚を３０
μｍまで薄くした後、このＧａＡｓ基板裏面に第１の金
属Ｎ１のＡｕ層を厚さ５０００人蒸着し、バイアホール
形成予定領域にエツチングを施して開孔部１ａを設ける
。前記Ａｕ層は後に施される選択めっきの際の陰電極と
なるものである。次に、選択めっきのためにパターン化
された第１の絶縁膜の、例えばフォトレジスト膜２を素
子分離エツチング予定領域に形成する。ここで、上記第
１の絶縁膜はバイアホール形成前に形成されるので、従
来例におけるようなパターン形成上の問題はない。なお
。
フォトレジスト膜２の形成にはＡＺ ４３５０を使用し
。
。
その膜厚を３．５μｍに設定した（第１図（ａ））。
次に、前記第１の絶縁膜を保護するため、これに低温成
長（成長温度１００℃以下）プラズマＣＶＤ窒化膜３を
被覆する（第１図（ｂ））。
長（成長温度１００℃以下）プラズマＣＶＤ窒化膜３を
被覆する（第１図（ｂ））。
次に、フォトレジストの一例のＡＺ ４３５０フオトレ
ジストを被覆し、これに、前記金属層１の開孔部１ａよ
り内側に開孔部４ａを有するフォトレジストパターン４
を設ける。そして、このフォトレジストパターンにおけ
る開孔部４ａに露出した前記窒化膜３を希Ｎ）Ｉ４Ｆ（
ＮＨ４Ｆ ： Ｈ２０＝ １ ： ２０）にてエツチン
グを施し、さらにサイドエツチングを施して前記金属層
の開孔部１ａより開拡（窒化膜を後退）させる。
ジストを被覆し、これに、前記金属層１の開孔部１ａよ
り内側に開孔部４ａを有するフォトレジストパターン４
を設ける。そして、このフォトレジストパターンにおけ
る開孔部４ａに露出した前記窒化膜３を希Ｎ）Ｉ４Ｆ（
ＮＨ４Ｆ ： Ｈ２０＝ １ ： ２０）にてエツチン
グを施し、さらにサイドエツチングを施して前記金属層
の開孔部１ａより開拡（窒化膜を後退）させる。
このサイドエツチングの量は１０μｍ以上になるように
施す（第１図（Ｃ））。
施す（第１図（Ｃ））。
次に、前記フォトレジストパターン４の開孔部４ａを通
して反応性イオンエツチングによりＧａＡｓ基板１００
にエツチングを施し、基板表面に形成されているソース
電極１０２５に達する貫通孔のバイアホール５を形成す
る（第１図（ｄ））。
して反応性イオンエツチングによりＧａＡｓ基板１００
にエツチングを施し、基板表面に形成されているソース
電極１０２５に達する貫通孔のバイアホール５を形成す
る（第１図（ｄ））。
次に、前記バイアホール形成後、前記フォトレジストパ
ターン４をＮａＯＨ水溶液で溶解除去し、バイアホール
内部と前記めっきの陰電極となる第１の金属層１を接続
するため、第２の金属層６としてＡｕ層を層厚５０００
人に蒸着する（第１図（ｅ））。
ターン４をＮａＯＨ水溶液で溶解除去し、バイアホール
内部と前記めっきの陰電極となる第１の金属層１を接続
するため、第２の金属層６としてＡｕ層を層厚５０００
人に蒸着する（第１図（ｅ））。
次に、前記バイアホール５内を含み前記窒化膜３に至る
バイアホール近傍領域をフォトレジストＡＺ ４３５０
によるフォトレジスト膜７で被覆しく第１図（ｆ））、
前記第２の金属層６の露出部をエツチング除去する（第
１図（ｇ））。
バイアホール近傍領域をフォトレジストＡＺ ４３５０
によるフォトレジスト膜７で被覆しく第１図（ｆ））、
前記第２の金属層６の露出部をエツチング除去する（第
１図（ｇ））。
次に、前記フォトレジスト膜７をＮａ０）１水溶液で溶
解させ除去したのち、前記窒化膜３をＮ１１４Ｆで溶解
させ除去して前記第１の絶縁膜のフォトレジスト膜２．
および第２の金属層６を露出させる（第１図（ｈ））。
解させ除去したのち、前記窒化膜３をＮ１１４Ｆで溶解
させ除去して前記第１の絶縁膜のフォトレジスト膜２．
および第２の金属層６を露出させる（第１図（ｈ））。
次に、前記第１および第２の金属層１，６をめっき用電
極（陰極）としてＰＨ５８を形成したのち。
極（陰極）としてＰＨ５８を形成したのち。
第１の絶縁膜２を溶解除去しく第１図（ｉ））、さらに
、ＰＨ５８をマスクに金属層１ 、 ＧａＡｓ半絶縁性
基板１００に順次エツチングを施す（第１図（ｊ））諸
工程を経て、第２図に示す如きＦＥＴチップを得る。
、ＰＨ５８をマスクに金属層１ 、 ＧａＡｓ半絶縁性
基板１００に順次エツチングを施す（第１図（ｊ））諸
工程を経て、第２図に示す如きＦＥＴチップを得る。
叙上の如く１本発明によれば、バイアホール形成前に選
択めっきのための第１の絶縁膜のパターンを予め形成し
ておくので、パターンを安定に形成できる。これにより
、選択めっきにより形成されるＰＩＩＳ形状は良好で、
歩留向上に顕著に寄与するものである。
択めっきのための第１の絶縁膜のパターンを予め形成し
ておくので、パターンを安定に形成できる。これにより
、選択めっきにより形成されるＰＩＩＳ形状は良好で、
歩留向上に顕著に寄与するものである。
第１図（ａ）〜（ｊ）は本発明にがかるＦＥＴの製造方
法を工程順に示すいずれも断面図、第２図はバイアホー
ルＰＨ５構造を有するＦＥＴチップの断面図、第３図（
ａ）〜（ｅ）は従来のＦＥＴの製造方法を工程順に示す
いずれも断面図である。 １ｏｏ−−−一半導体基板 １−一一一第１の金属層 ３−一一一窒化膜 ５−一一一パイアホール ６−−−−第２の金属層 ８−−−−ＰＨ５
法を工程順に示すいずれも断面図、第２図はバイアホー
ルＰＨ５構造を有するＦＥＴチップの断面図、第３図（
ａ）〜（ｅ）は従来のＦＥＴの製造方法を工程順に示す
いずれも断面図である。 １ｏｏ−−−一半導体基板 １−一一一第１の金属層 ３−一一一窒化膜 ５−一一一パイアホール ６−−−−第２の金属層 ８−−−−ＰＨ５
Claims (1)
- 半絶縁性半導体基板表面の能動層上にソース、ドレイ
ン、ゲートの各電極を形成する工程と、前記基板裏面に
第１の金属層を形成しこれが前記ソース電極に対向する
部位のバイアホール形成予定領域に第１の開孔部を形成
する工程と、前記第１の金属層の素子分離エッチング予
定領域に第１の絶縁膜を形成する工程と、前記半導体基
板裏面に第２の絶縁膜を形成する工程と、前記第２の絶
縁膜に第１の開孔部に位置合せされた第２の開孔部を形
成する工程と、前記第２の開孔部から前記半導体基板に
エッチングを施し前記ソース電極に達するバイアホール
を形成する工程と、前記バイアホールおよびその近傍領
域の前記半導体基板裏面に第２の金属層を形成する工程
と、前記第２の金属層をマスクとして前記第２の絶縁膜
を除去し、前記第１の絶縁膜を露出させる工程を含む電
界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7190088A JPH01245561A (ja) | 1988-03-28 | 1988-03-28 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7190088A JPH01245561A (ja) | 1988-03-28 | 1988-03-28 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01245561A true JPH01245561A (ja) | 1989-09-29 |
Family
ID=13473874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7190088A Pending JPH01245561A (ja) | 1988-03-28 | 1988-03-28 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01245561A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04249321A (ja) * | 1991-02-05 | 1992-09-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1988
- 1988-03-28 JP JP7190088A patent/JPH01245561A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04249321A (ja) * | 1991-02-05 | 1992-09-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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