JPH10261659A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 37
- 239000002184 metal Substances 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims abstract description 24
- 239000003960 organic solvent Substances 0.000 claims abstract description 17
- 238000000151 deposition Methods 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims abstract description 13
- 238000010438 heat treatment Methods 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000001039 wet etching Methods 0.000 claims abstract description 8
- 239000013078 crystal Substances 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 7
- 238000000206 photolithography Methods 0.000 claims description 4
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 2
- 238000007740 vapor deposition Methods 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 abstract description 9
- 230000008021 deposition Effects 0.000 abstract description 2
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000001704 evaporation Methods 0.000 abstract 1
- 238000001020 plasma etching Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
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- H01L21/28581—Deposition of Schottky electrodes
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
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Abstract
(57)【要約】 （修正有）
【課題】 レジストパターンのリフロー形状を、パター
ン変換差とパターン寸法のばらつきを低減して形成する
ことができる半導体装置の製造方法を提供。 【解決手段】 半導体基板４２に第１のゲート開口を形
成してウエットエッチングを行い、リセスエッチング面
４８を形成する工程と、絶縁膜５０を堆積する工程と、
ＥＢレジスト５２によってＥＢレジスト開口を形成する
工程と、ＥＢレジスト開口を通してこの開口部の絶縁膜
５０を除去する工程と、このＥＢレジストパターンを加
熱することによりリフローを行い、順テーパー曲線形状
を得る工程と、その上から第１メタル膜５６を蒸着し、
第２のホトレジストによって、この第２ホトレジスト開
口を形成して、第２ゲートメタル膜６０を堆積する工程
と、有機溶媒によって第２ホトレジストを除去し、ゲー
トパターンをマスクとして露出している第１メタル膜５
６を選択的に除去し、ゲート６０を形成する工程とを施
す。
ン変換差とパターン寸法のばらつきを低減して形成する
ことができる半導体装置の製造方法を提供。 【解決手段】 半導体基板４２に第１のゲート開口を形
成してウエットエッチングを行い、リセスエッチング面
４８を形成する工程と、絶縁膜５０を堆積する工程と、
ＥＢレジスト５２によってＥＢレジスト開口を形成する
工程と、ＥＢレジスト開口を通してこの開口部の絶縁膜
５０を除去する工程と、このＥＢレジストパターンを加
熱することによりリフローを行い、順テーパー曲線形状
を得る工程と、その上から第１メタル膜５６を蒸着し、
第２のホトレジストによって、この第２ホトレジスト開
口を形成して、第２ゲートメタル膜６０を堆積する工程
と、有機溶媒によって第２ホトレジストを除去し、ゲー
トパターンをマスクとして露出している第１メタル膜５
６を選択的に除去し、ゲート６０を形成する工程とを施
す。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に係わり、特にＴ字型のゲート電極を有する電界効
果トランジスタの製造方法に関するものである。
方法に係わり、特にＴ字型のゲート電極を有する電界効
果トランジスタの製造方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の先行技術として
は、例えば、特公平８−１５１６１号公報、特開平
５−１６００１９号公報に開示されるものがあった。す
なわち、従来、化合物半導体上に、Ｔ字型短ゲートの電
界効果トランジスタ（以下、ＦＥＴと略す）やヘテロ接
合を有する電界効果トランジスタ（以下、ＨＥＭＴと略
す）を形成する場合、ゲートメタルの段切れ防止のため
や、微小パターンにおけるエッチングの均一性を向上さ
せるために、レジストのリフロー技術が用いられてき
た。
は、例えば、特公平８−１５１６１号公報、特開平
５−１６００１９号公報に開示されるものがあった。す
なわち、従来、化合物半導体上に、Ｔ字型短ゲートの電
界効果トランジスタ（以下、ＦＥＴと略す）やヘテロ接
合を有する電界効果トランジスタ（以下、ＨＥＭＴと略
す）を形成する場合、ゲートメタルの段切れ防止のため
や、微小パターンにおけるエッチングの均一性を向上さ
せるために、レジストのリフロー技術が用いられてき
た。
【０００３】まず、上記先行技術による製造方法を、
図９〜図１１を参照しながら以下に説明する。 （１）まず、図９（ａ）に示すように、イオン注入また
は結晶成長して活性層を形成した半導体基板２に、オー
ミック電極（図示なし）を形成した後、第１のホトレジ
スト４によって第１ゲート開口６を形成する。
図９〜図１１を参照しながら以下に説明する。 （１）まず、図９（ａ）に示すように、イオン注入また
は結晶成長して活性層を形成した半導体基板２に、オー
ミック電極（図示なし）を形成した後、第１のホトレジ
スト４によって第１ゲート開口６を形成する。
【０００４】（２）次に、図９（ｂ）に示すように、こ
のパターンによってウエットエッチングを行い、リセス
エッチング面８を形成する。 （３）その後、図９（ｃ）に示すように、第１のホトレ
ジスト４を有機溶媒によって除去してから、ＳｉＯ2 、
Ｓｉ3 Ｎ4 等の極薄絶縁膜１０を蒸着する。 （４）次に、図９（ｄ）に示すように、第２のホトレジ
スト１２によって第２ゲート開口１４を形成する。ここ
では、この第２のホトレジスト１２として化学増幅型の
レジストを用いている。
のパターンによってウエットエッチングを行い、リセス
エッチング面８を形成する。 （３）その後、図９（ｃ）に示すように、第１のホトレ
ジスト４を有機溶媒によって除去してから、ＳｉＯ2 、
Ｓｉ3 Ｎ4 等の極薄絶縁膜１０を蒸着する。 （４）次に、図９（ｄ）に示すように、第２のホトレジ
スト１２によって第２ゲート開口１４を形成する。ここ
では、この第２のホトレジスト１２として化学増幅型の
レジストを用いている。
【０００５】（５）次に、図１０（ａ）に示すように、
この化学増幅型レジストパターンを加熱することにより
リフローして、順テーパ曲線形状を得ている。 （６）次に、図１０（ｂ）に示すように、その後、第２
ゲート開口１４を通して、反応性イオンエッチング（以
下、ＲＩＥと略す）等によって、開口部の絶縁膜１０を
除去する。
この化学増幅型レジストパターンを加熱することにより
リフローして、順テーパ曲線形状を得ている。 （６）次に、図１０（ｂ）に示すように、その後、第２
ゲート開口１４を通して、反応性イオンエッチング（以
下、ＲＩＥと略す）等によって、開口部の絶縁膜１０を
除去する。
【０００６】（７）次に、図１０（ｃ）に示すように、
この上から第１メタル膜１６を蒸着する。 （８）次いで、図１０（ｄ）に示すように、第３のホト
レジスト１８によって、第３ゲート開口１９を形成す
る。 （９）次に、図１１（ａ）に示すように、第２メタル膜
２０をめっき工程によって堆積する。
この上から第１メタル膜１６を蒸着する。 （８）次いで、図１０（ｄ）に示すように、第３のホト
レジスト１８によって、第３ゲート開口１９を形成す
る。 （９）次に、図１１（ａ）に示すように、第２メタル膜
２０をめっき工程によって堆積する。
【０００７】（１０）その後、有機溶媒によって第３の
ホトレジスト１８を除去し、図１１（ｂ）に示すよう
に、ゲートパターンをマスクとして露出している第１メ
タル膜１６を選択的に除去する。 （１１）最後に、図１１（ｃ）に示すように、再び有機
溶媒によって第２のホトレジスト１２を除去して最終形
状を得る。
ホトレジスト１８を除去し、図１１（ｂ）に示すよう
に、ゲートパターンをマスクとして露出している第１メ
タル膜１６を選択的に除去する。 （１１）最後に、図１１（ｃ）に示すように、再び有機
溶媒によって第２のホトレジスト１２を除去して最終形
状を得る。
【０００８】この例では化学増幅型レジストが用いられ
ており、ゲート長としては０．２５μｍクラスのゲート
である。一方、ミリ波通信用のデバイスとしては、０．
１０〜０．１５μｍクラスのゲートが必要である。上記
先行技術の例では、絶縁膜上の０．１μｍレジスト開
口パターンに対してＯ2 プラズマ処理を行った後、加熱
してリフローを行い、順テーパーの曲線形状を得るよう
にしている。
ており、ゲート長としては０．２５μｍクラスのゲート
である。一方、ミリ波通信用のデバイスとしては、０．
１０〜０．１５μｍクラスのゲートが必要である。上記
先行技術の例では、絶縁膜上の０．１μｍレジスト開
口パターンに対してＯ2 プラズマ処理を行った後、加熱
してリフローを行い、順テーパーの曲線形状を得るよう
にしている。
【０００９】
【発明が解決しようとする課題】しかしながら、上記し
た従来の方法でＴ字型ゲート電極を形成する場合、上記
先行技術では、ゲート長を規定するパターンを化学増
幅型レジストで形成するために、０．１０〜０．１５μ
ｍクラスの短ゲート長のＦＥＴまたはＨＥＭＴを作製す
るのは困難である。また、ゲートのパターニングの後
に、レジストのリフロー工程と絶縁膜を開口形状に加工
する工程が必要なため、これらの工程の間にゲート長が
変換される可能性もある。
た従来の方法でＴ字型ゲート電極を形成する場合、上記
先行技術では、ゲート長を規定するパターンを化学増
幅型レジストで形成するために、０．１０〜０．１５μ
ｍクラスの短ゲート長のＦＥＴまたはＨＥＭＴを作製す
るのは困難である。また、ゲートのパターニングの後
に、レジストのリフロー工程と絶縁膜を開口形状に加工
する工程が必要なため、これらの工程の間にゲート長が
変換される可能性もある。
【００１０】更に、上記先行技術によると、短ゲート
長のパターンを形成することができるが、やはり、上記
先行技術と同様に、ゲートのパターニングの後に、レ
ジストのリフロー工程と絶縁膜を開口形状に加工する工
程が必要なため、これらの工程の間にゲート長が変換さ
れる可能性がある。本発明は、上記問題点を除去し、レ
ジストパターンのリフロー形状を、パターン変換差とパ
ターン寸法のばらつきを低減して形成することができる
半導体装置の製造方法を提供することを目的とする。
長のパターンを形成することができるが、やはり、上記
先行技術と同様に、ゲートのパターニングの後に、レ
ジストのリフロー工程と絶縁膜を開口形状に加工する工
程が必要なため、これらの工程の間にゲート長が変換さ
れる可能性がある。本発明は、上記問題点を除去し、レ
ジストパターンのリフロー形状を、パターン変換差とパ
ターン寸法のばらつきを低減して形成することができる
半導体装置の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕半導体装置の製造方法において、イオン注入また
は結晶成長して活性層を形成した半導体基板にオーミッ
ク電極を形成する工程と、ホトリソグラフィーによって
第１のゲート開口を形成してウエットエッチングを行
い、リセスエッチング面を形成する工程と、ホトレジス
トを有機溶媒によって除去した後、絶縁膜を堆積する工
程と、ＥＢレジストによってＥＢレジスト開口を形成す
る工程と、そのＥＢレジスト開口を通してこの開口部の
絶縁膜を除去する工程と、ＥＢレジストパターンを加熱
することによりリフローを行い、順テーパー曲線形状を
得る工程と、その上から第１メタル膜を蒸着し、第２の
ホトレジストによって、第２ホトレジスト開口を形成し
て、第２ゲートメタル膜を堆積する工程と、有機溶媒に
よって前記第２のホトレジストを除去し、ゲートパター
ンをマスクとして露出している前記第１メタル膜を選択
的に除去し、ゲートを形成する工程とを施すようにした
ものである。
成するために、 〔１〕半導体装置の製造方法において、イオン注入また
は結晶成長して活性層を形成した半導体基板にオーミッ
ク電極を形成する工程と、ホトリソグラフィーによって
第１のゲート開口を形成してウエットエッチングを行
い、リセスエッチング面を形成する工程と、ホトレジス
トを有機溶媒によって除去した後、絶縁膜を堆積する工
程と、ＥＢレジストによってＥＢレジスト開口を形成す
る工程と、そのＥＢレジスト開口を通してこの開口部の
絶縁膜を除去する工程と、ＥＢレジストパターンを加熱
することによりリフローを行い、順テーパー曲線形状を
得る工程と、その上から第１メタル膜を蒸着し、第２の
ホトレジストによって、第２ホトレジスト開口を形成し
て、第２ゲートメタル膜を堆積する工程と、有機溶媒に
よって前記第２のホトレジストを除去し、ゲートパター
ンをマスクとして露出している前記第１メタル膜を選択
的に除去し、ゲートを形成する工程とを施すようにした
ものである。
【００１２】〔２〕半導体装置の製造方法において、イ
オン注入または結晶成長して活性層を形成した半導体基
板にオーミック電極を形成する工程と、ホトリソグラフ
ィーによって第１のゲート開口を形成してウエットエッ
チングを行い、リセスエッチング面を形成する工程と、
ホトレジストを有機溶媒によって除去した後、絶縁膜を
堆積する工程と、ＥＢレジストによってＥＢレジスト開
口を形成する工程と、そのＥＢレジスト開口を通してこ
の開口部の絶縁膜を除去する工程と、ＥＢレジストパタ
ーンを加熱することによりリフローを行い、順テーパー
曲線形状を得る工程と、前記ＥＢレジスト上に第２のホ
トレジストによりパターニングを行い、２層レジスト構
造を形成する工程と、その上からメタル膜を蒸着し、１
回のメタル蒸着によってゲートを形成する工程と、有機
溶媒によって前記ホトレジスト及びこのホトレジスト上
のメタル膜を除去し、ゲートを形成する工程とを施すよ
うにしたものである。
オン注入または結晶成長して活性層を形成した半導体基
板にオーミック電極を形成する工程と、ホトリソグラフ
ィーによって第１のゲート開口を形成してウエットエッ
チングを行い、リセスエッチング面を形成する工程と、
ホトレジストを有機溶媒によって除去した後、絶縁膜を
堆積する工程と、ＥＢレジストによってＥＢレジスト開
口を形成する工程と、そのＥＢレジスト開口を通してこ
の開口部の絶縁膜を除去する工程と、ＥＢレジストパタ
ーンを加熱することによりリフローを行い、順テーパー
曲線形状を得る工程と、前記ＥＢレジスト上に第２のホ
トレジストによりパターニングを行い、２層レジスト構
造を形成する工程と、その上からメタル膜を蒸着し、１
回のメタル蒸着によってゲートを形成する工程と、有機
溶媒によって前記ホトレジスト及びこのホトレジスト上
のメタル膜を除去し、ゲートを形成する工程とを施すよ
うにしたものである。
【００１３】〔３〕上記〔１〕又は〔２〕記載の半導体
装置の製造方法において、前記絶縁膜として、Ｓｉ
Ｏ2 、Ｓｉ3 Ｎ4 等の５０〜２００Åの極薄の絶縁膜を
用いるようにしたものである。
装置の製造方法において、前記絶縁膜として、Ｓｉ
Ｏ2 、Ｓｉ3 Ｎ4 等の５０〜２００Åの極薄の絶縁膜を
用いるようにしたものである。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。まず、本発明の
実施例について説明する。本発明は、化合物半導体基板
上に絶縁膜を堆積させ、この上に電子線ポジレジストを
パターニングした後に、加熱によってレジストのリフロ
ーを行う場合に、開口部の絶縁膜を先に除去しておくこ
とで最終的な開口サイズの再現性が向上するという実験
事実に基づいている。
て図面を参照しながら詳細に説明する。まず、本発明の
実施例について説明する。本発明は、化合物半導体基板
上に絶縁膜を堆積させ、この上に電子線ポジレジストを
パターニングした後に、加熱によってレジストのリフロ
ーを行う場合に、開口部の絶縁膜を先に除去しておくこ
とで最終的な開口サイズの再現性が向上するという実験
事実に基づいている。
【００１５】本発明の半導体装置の製造方法を説明する
前に、試行例について説明する。図２は本発明にかかる
試行例を示す半導体装置の要部製造工程断面図である。 （１）まず、図２（ａ）に示すように、イオン注入また
は結晶成長して活性層を形成した半導体基板３２に、１
００ÅのＳｉ3 Ｎ4 極薄絶縁膜３４を蒸着し、ＥＢレジ
スト３６によって０．１０〜０．１５μｍのＥＢレジス
ト開口３８を形成する。ここでは、ＥＢレジスト３６と
して日本ゼオン社の電子線用ポジレジスト（商品名：Ｚ
ＥＰ５２０、以下ＥＢレジストと略す）を用い、約３０
００Åのレジスト厚でパターニングを行った。
前に、試行例について説明する。図２は本発明にかかる
試行例を示す半導体装置の要部製造工程断面図である。 （１）まず、図２（ａ）に示すように、イオン注入また
は結晶成長して活性層を形成した半導体基板３２に、１
００ÅのＳｉ3 Ｎ4 極薄絶縁膜３４を蒸着し、ＥＢレジ
スト３６によって０．１０〜０．１５μｍのＥＢレジス
ト開口３８を形成する。ここでは、ＥＢレジスト３６と
して日本ゼオン社の電子線用ポジレジスト（商品名：Ｚ
ＥＰ５２０、以下ＥＢレジストと略す）を用い、約３０
００Åのレジスト厚でパターニングを行った。
【００１６】（２）その後、図２（ｂ）に示すように、
加熱によって、ＥＢレジスト３６のリフローを行うと、
ＥＢレジスト３６は順テーパーの曲線形状となる。この
曲線形状は絶縁膜３４−ＥＢレジスト３６界面で裾を引
いて、開口幅が狭くなる。 （３）その後、図２（ｃ）に示すように、反応性イオン
エッチング（以下、ＲＩＥと略す）によって、ＥＢレジ
スト開口３８内の絶縁膜３４を除去して絶縁膜開口４０
を形成する。
加熱によって、ＥＢレジスト３６のリフローを行うと、
ＥＢレジスト３６は順テーパーの曲線形状となる。この
曲線形状は絶縁膜３４−ＥＢレジスト３６界面で裾を引
いて、開口幅が狭くなる。 （３）その後、図２（ｃ）に示すように、反応性イオン
エッチング（以下、ＲＩＥと略す）によって、ＥＢレジ
スト開口３８内の絶縁膜３４を除去して絶縁膜開口４０
を形成する。
【００１７】この方法によると、ＥＢレジスト３６のリ
フロー後にレジストパターンが裾を引くために、パター
ン開口幅３８が狭くなり、且つ、リフロー形状のばらつ
きのためにパターン変換差にもばらつきが大きかった。
更に、その後のＲＩＥ工程でも、ＥＢレジスト３６の裾
引き形状のために、絶縁膜開口部のテーパ角が小さくな
って、ＥＢレジスト開口３８から絶縁膜開口４０へのパ
ターン変換差も大きかった。
フロー後にレジストパターンが裾を引くために、パター
ン開口幅３８が狭くなり、且つ、リフロー形状のばらつ
きのためにパターン変換差にもばらつきが大きかった。
更に、その後のＲＩＥ工程でも、ＥＢレジスト３６の裾
引き形状のために、絶縁膜開口部のテーパ角が小さくな
って、ＥＢレジスト開口３８から絶縁膜開口４０へのパ
ターン変換差も大きかった。
【００１８】これに対して、リフローとＲＩＥの順序を
入れ替えることにより、本発明の実施例の製造方法を実
施した。以下、本発明の第１実施例を示す半導体装置の
製造方法を、図１を参照しながら説明する。図１は本発
明の半導体装置の要部製造工程断面図である。
入れ替えることにより、本発明の実施例の製造方法を実
施した。以下、本発明の第１実施例を示す半導体装置の
製造方法を、図１を参照しながら説明する。図１は本発
明の半導体装置の要部製造工程断面図である。
【００１９】（１）まず、図１（ａ）に示すように、イ
オン注入または結晶成長して活性層を形成した半導体基
板２２に、１００ÅのＳｉ3 Ｎ4 極薄絶縁膜２４を蒸着
し、ＥＢレジスト２６によって０．１０〜０．１５μｍ
のＥＢレジスト開口２８を形成する。ここで、パターニ
ングの条件は図２における工程と同様であるので、その
説明は省略する。
オン注入または結晶成長して活性層を形成した半導体基
板２２に、１００ÅのＳｉ3 Ｎ4 極薄絶縁膜２４を蒸着
し、ＥＢレジスト２６によって０．１０〜０．１５μｍ
のＥＢレジスト開口２８を形成する。ここで、パターニ
ングの条件は図２における工程と同様であるので、その
説明は省略する。
【００２０】（２）次に、図１（ｂ）に示すように、Ｒ
ＩＥによって、ＥＢレジスト開口２８内の絶縁膜２４を
除去して絶縁膜開口３０を形成する。 （３）その後、図１（ｃ）に示すように、加熱によっ
て、ＥＢレジスト２６のリフローを行い、ＥＢレジスト
２６を順テーパーの曲線形状にする。この場合、曲線形
状は、絶縁膜２４−ＥＢレジスト２６界面から急峻に立
ち上がり、図１（ｃ）に示すような形状となる。
ＩＥによって、ＥＢレジスト開口２８内の絶縁膜２４を
除去して絶縁膜開口３０を形成する。 （３）その後、図１（ｃ）に示すように、加熱によっ
て、ＥＢレジスト２６のリフローを行い、ＥＢレジスト
２６を順テーパーの曲線形状にする。この場合、曲線形
状は、絶縁膜２４−ＥＢレジスト２６界面から急峻に立
ち上がり、図１（ｃ）に示すような形状となる。
【００２１】この方法では、ＥＢレジスト２６のリフロ
ー後でもＥＢレジストパターンが裾を引かず、ＥＢレジ
スト２６端が急峻で理想的な開口形状が得られる。ま
た、最終的な絶縁膜開口３０の幅はＥＢレジストパター
ニングの直後に作り込まれるために、パターン変換差も
小さくなる。ここで、上記した試行例と、この実施例と
を比較すると、上記レジストのリフロー工程において
は、絶縁膜−レジスト界面及び半導体−レジスト界面の
密着性（ぬれ性）が影響することになる。
ー後でもＥＢレジストパターンが裾を引かず、ＥＢレジ
スト２６端が急峻で理想的な開口形状が得られる。ま
た、最終的な絶縁膜開口３０の幅はＥＢレジストパター
ニングの直後に作り込まれるために、パターン変換差も
小さくなる。ここで、上記した試行例と、この実施例と
を比較すると、上記レジストのリフロー工程において
は、絶縁膜−レジスト界面及び半導体−レジスト界面の
密着性（ぬれ性）が影響することになる。
【００２２】試行例では、図２（ａ）に示すように、レ
ジスト開口３８を形成した後、図２（ｂ）に示すよう
に、加熱によってＥＢレジストパターン上部の角が取れ
て丸くなる一方で、ＥＢレジストパターン下部では絶縁
膜３４−ＥＢレジスト３６界面の密着性が良いために、
パターンが更に広がって裾を引くような形状になる。そ
の状態で、絶縁膜開口４０を形成すると、図２（ｃ）に
示すような形状となる。
ジスト開口３８を形成した後、図２（ｂ）に示すよう
に、加熱によってＥＢレジストパターン上部の角が取れ
て丸くなる一方で、ＥＢレジストパターン下部では絶縁
膜３４−ＥＢレジスト３６界面の密着性が良いために、
パターンが更に広がって裾を引くような形状になる。そ
の状態で、絶縁膜開口４０を形成すると、図２（ｃ）に
示すような形状となる。
【００２３】一方、第１実施例では、加熱によってＥＢ
レジストパターン上部の角が取れて丸くなる一方で、Ｅ
Ｂレジストパターン下部は絶縁膜によって規定されてそ
れ以上広がらない。これは、絶縁膜２４−ＥＢレジスト
２６界面の密着性が良く、半導体−ＥＢレジスト界面の
密着性が悪いためと考えられる。このために、本発明の
実施例では、パターン変換差の小さい工程にすることが
できる。
レジストパターン上部の角が取れて丸くなる一方で、Ｅ
Ｂレジストパターン下部は絶縁膜によって規定されてそ
れ以上広がらない。これは、絶縁膜２４−ＥＢレジスト
２６界面の密着性が良く、半導体−ＥＢレジスト界面の
密着性が悪いためと考えられる。このために、本発明の
実施例では、パターン変換差の小さい工程にすることが
できる。
【００２４】以下、上記本発明の製造方法を利用したゲ
ートの形成方法を図３〜図５を参照しながら説明する。 （１）まず、図３（ａ）に示すように、イオン注入また
は結晶成長して活性層を形成した半導体基板４２に、
（オーミック電極を形成した後）第１のホトレジスト４
４によって第１ゲート開口４６を形成する。
ートの形成方法を図３〜図５を参照しながら説明する。 （１）まず、図３（ａ）に示すように、イオン注入また
は結晶成長して活性層を形成した半導体基板４２に、
（オーミック電極を形成した後）第１のホトレジスト４
４によって第１ゲート開口４６を形成する。
【００２５】（２）次に、図３（ｂ）に示すように、こ
のパターンによってウエットエッチングを行い、リセス
エッチング面４８を形成する。 （３）その後、第１のホトレジスト４４を有機溶媒によ
って除去してから、図３（ｃ）に示すように、Ｓｉ
Ｏ2 、Ｓｉ3 Ｎ4 等の極薄絶縁膜５０を蒸着する。 （４）次に、図３（ｄ）に示すように、ＥＢレジスト５
２によってＥＢレジスト開口５４を形成する。
のパターンによってウエットエッチングを行い、リセス
エッチング面４８を形成する。 （３）その後、第１のホトレジスト４４を有機溶媒によ
って除去してから、図３（ｃ）に示すように、Ｓｉ
Ｏ2 、Ｓｉ3 Ｎ4 等の極薄絶縁膜５０を蒸着する。 （４）次に、図３（ｄ）に示すように、ＥＢレジスト５
２によってＥＢレジスト開口５４を形成する。
【００２６】（５）次に、図４（ａ）に示すように、Ｅ
Ｂレジスト開口５４を通してＲＩＥ等によって開口部の
絶縁膜５０を除去する。 （６）次に、図４（ｂ）に示すように、このＥＢレジス
トパターンを加熱することによりリフローを行い、順テ
ーパ曲線形状を得る。 （７）次に、図４（ｃ）に示すように、その上から第１
メタル膜５６を蒸着する。
Ｂレジスト開口５４を通してＲＩＥ等によって開口部の
絶縁膜５０を除去する。 （６）次に、図４（ｂ）に示すように、このＥＢレジス
トパターンを加熱することによりリフローを行い、順テ
ーパ曲線形状を得る。 （７）次に、図４（ｃ）に示すように、その上から第１
メタル膜５６を蒸着する。
【００２７】（８）次に、図４（ｄ）に示すように、第
２のホトレジスト５８によって第２レジスト開口５９を
形成する。 （９）次に、図５（ａ）に示すように、第２ゲートメタ
ル膜６０をめっきまたは蒸着工程によって堆積する。 （１０）次いで、有機溶媒によって、第２のホトレジス
ト５８を除去し、図５（ｂ）に示すように、第２ゲート
メタル膜（ゲートパターン）６０をマスクとして、露出
している第１メタル膜５６を選択的に除去する。
２のホトレジスト５８によって第２レジスト開口５９を
形成する。 （９）次に、図５（ａ）に示すように、第２ゲートメタ
ル膜６０をめっきまたは蒸着工程によって堆積する。 （１０）次いで、有機溶媒によって、第２のホトレジス
ト５８を除去し、図５（ｂ）に示すように、第２ゲート
メタル膜（ゲートパターン）６０をマスクとして、露出
している第１メタル膜５６を選択的に除去する。
【００２８】（１１）最後に、再び有機溶媒によって、
ＥＢレジスト５２を除去して、図５（ｃ）に示すような
最終形状を得る。 このように、本実施例のＥＢレジストを用いることによ
り、０．１０〜０．１５μｍクラスの短ゲートパターン
を作製することができる。また、レジストパターンのリ
フロー形状は、順テーパーの曲線形状にすることによ
り、ゲートメタルの段切れ防止・ゲート寄生容量の低減
・微小パターンにおけるエッチングの均一性の向上を図
ることができる。
ＥＢレジスト５２を除去して、図５（ｃ）に示すような
最終形状を得る。 このように、本実施例のＥＢレジストを用いることによ
り、０．１０〜０．１５μｍクラスの短ゲートパターン
を作製することができる。また、レジストパターンのリ
フロー形状は、順テーパーの曲線形状にすることによ
り、ゲートメタルの段切れ防止・ゲート寄生容量の低減
・微小パターンにおけるエッチングの均一性の向上を図
ることができる。
【００２９】更に、上記した図４（ａ）に示すように、
リフロー工程に先んじて絶縁膜開口を形成しておき、そ
の状態でリフローを行うことで、リフロー及びＲＩＥ工
程でのパターン変換差とパターン寸法のばらつきを低減
することができる。次に、本発明の第２実施例について
説明する。以下、上記本発明の第２実施例のゲートの形
成方法を図６〜図８を参照しながら説明する。
リフロー工程に先んじて絶縁膜開口を形成しておき、そ
の状態でリフローを行うことで、リフロー及びＲＩＥ工
程でのパターン変換差とパターン寸法のばらつきを低減
することができる。次に、本発明の第２実施例について
説明する。以下、上記本発明の第２実施例のゲートの形
成方法を図６〜図８を参照しながら説明する。
【００３０】第１実施例では、２層のゲート工程を含む
製造方法を説明したが、この第２実施例では、２層レジ
ストパターンを用いることにより、１回の蒸着でゲート
を形成している。 （１）まず、図６（ａ）に示すように、イオン注入また
は結晶成長して活性層を形成した半導体基板６２に、
（オーミック電極を形成した後）第１のホトレジスト６
４によって第１ゲート開口６６を形成する。
製造方法を説明したが、この第２実施例では、２層レジ
ストパターンを用いることにより、１回の蒸着でゲート
を形成している。 （１）まず、図６（ａ）に示すように、イオン注入また
は結晶成長して活性層を形成した半導体基板６２に、
（オーミック電極を形成した後）第１のホトレジスト６
４によって第１ゲート開口６６を形成する。
【００３１】（２）次に、図６（ｂ）に示すように、そ
のパターンによってウエットエッチングを行い、リセス
エッチング面６８を形成する。 （３）その後、第１のホトレジスト６４を有機溶媒によ
って除去してから、図６（ｃ）に示すように、Ｓｉ
Ｏ2 、Ｓｉ3 Ｎ4 等の極薄絶縁膜７０を蒸着する。 （４）次に、図６（ｄ）に示すように、ＥＢレジスト７
２によってＥＢレジスト開口７４を形成する。
のパターンによってウエットエッチングを行い、リセス
エッチング面６８を形成する。 （３）その後、第１のホトレジスト６４を有機溶媒によ
って除去してから、図６（ｃ）に示すように、Ｓｉ
Ｏ2 、Ｓｉ3 Ｎ4 等の極薄絶縁膜７０を蒸着する。 （４）次に、図６（ｄ）に示すように、ＥＢレジスト７
２によってＥＢレジスト開口７４を形成する。
【００３２】（５）次に、図７（ａ）に示すように、Ｅ
Ｂレジスト開口７４を通してＲＩＥ等によって開口部の
絶縁膜７０を除去する。 （６）次に、このＥＢレジストパターンを加熱すること
によりリフローを行い、図７（ｂ）に示すような順テー
パー曲線形状を得る。 （７）この上から、図７（ｃ）に示すように、逆テーパ
ー形状が得られる第２ホトレジスト７６をパターニング
して第２レジスト開口７８を得る。
Ｂレジスト開口７４を通してＲＩＥ等によって開口部の
絶縁膜７０を除去する。 （６）次に、このＥＢレジストパターンを加熱すること
によりリフローを行い、図７（ｂ）に示すような順テー
パー曲線形状を得る。 （７）この上から、図７（ｃ）に示すように、逆テーパ
ー形状が得られる第２ホトレジスト７６をパターニング
して第２レジスト開口７８を得る。
【００３３】（８）その後、図８（ａ）に示すように、
ゲートメタル膜８０を蒸着する。なお、８０Ａはホトレ
ジスト７６上に堆積される、後に除去されるゲートメタ
ル膜を示している。 （９）最後に、有機溶媒によってＥＢレジスト７２と第
２のホトレジスト７６及びその上のゲートメタル膜８０
Ａを除去して、図８（ｂ）に示すような最終形状を得
る。
ゲートメタル膜８０を蒸着する。なお、８０Ａはホトレ
ジスト７６上に堆積される、後に除去されるゲートメタ
ル膜を示している。 （９）最後に、有機溶媒によってＥＢレジスト７２と第
２のホトレジスト７６及びその上のゲートメタル膜８０
Ａを除去して、図８（ｂ）に示すような最終形状を得
る。
【００３４】このように構成したので、第１実施例と同
様の作用効果を奏することができる。すなわち、ＥＢレ
ジストを用いることにより、０．１０〜０．１５μｍク
ラスの短ゲートパターンを作製することができ、レジス
トパターンのリフロー形状は順テーパーの曲線形状にす
ることにより、ゲートメタルの段切れ防止・ゲート寄生
容量の低減・微小パターンにおけるエッチングの均一性
の向上を図ることができる。
様の作用効果を奏することができる。すなわち、ＥＢレ
ジストを用いることにより、０．１０〜０．１５μｍク
ラスの短ゲートパターンを作製することができ、レジス
トパターンのリフロー形状は順テーパーの曲線形状にす
ることにより、ゲートメタルの段切れ防止・ゲート寄生
容量の低減・微小パターンにおけるエッチングの均一性
の向上を図ることができる。
【００３５】更に、前記の図４（ａ）のようにリフロー
工程に先んじて絶縁膜開口を形成しておき、その状態で
リフローを行うことにより、リフロー及びＲＩＥ工程で
のパターン変換差とパターン寸法のばらつきを低減する
ことができる。なお、本発明は上記実施例に限定される
ものではなく、本発明の趣旨に基づいて種々の変形が可
能であり、これらを本発明の範囲から排除するものでは
ない。
工程に先んじて絶縁膜開口を形成しておき、その状態で
リフローを行うことにより、リフロー及びＲＩＥ工程で
のパターン変換差とパターン寸法のばらつきを低減する
ことができる。なお、本発明は上記実施例に限定される
ものではなく、本発明の趣旨に基づいて種々の変形が可
能であり、これらを本発明の範囲から排除するものでは
ない。
【００３６】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）本発明の請求項１又は３記載の発明によれば、Ｅ
Ｂレジストを用いることにより、０．１０〜０．１５μ
ｍクラスの短ゲートパターンを作製することができる。
よれば、以下のような効果を奏することができる。 （１）本発明の請求項１又は３記載の発明によれば、Ｅ
Ｂレジストを用いることにより、０．１０〜０．１５μ
ｍクラスの短ゲートパターンを作製することができる。
【００３７】また、レジストパターンのリフロー形状
は、順テーパーの曲線形状にすることにより、ゲートメ
タルの段切れ防止・ゲート寄生容量の低減・微小パター
ンにおけるエッチングの均一性の向上を図ることができ
る。更に、リフロー工程に先んじて絶縁膜開口を形成し
ておき、その状態で、リフローを行うことで、リフロー
及びＲＩＥ工程でのパターン変換差とパターン寸法のば
らつきを低減することができる。 （２）本発明の請求項２又は３記載の発明によれば、上
記（１）と同様の効果を奏するとともに、更に工程を簡
便にして、ゲートの形成を行うことができる。
は、順テーパーの曲線形状にすることにより、ゲートメ
タルの段切れ防止・ゲート寄生容量の低減・微小パター
ンにおけるエッチングの均一性の向上を図ることができ
る。更に、リフロー工程に先んじて絶縁膜開口を形成し
ておき、その状態で、リフローを行うことで、リフロー
及びＲＩＥ工程でのパターン変換差とパターン寸法のば
らつきを低減することができる。 （２）本発明の請求項２又は３記載の発明によれば、上
記（１）と同様の効果を奏するとともに、更に工程を簡
便にして、ゲートの形成を行うことができる。
【図１】本発明の半導体装置の要部製造工程断面図であ
る。
る。
【図２】本発明にかかる試行例を示す半導体装置の要部
製造工程断面図である。
製造工程断面図である。
【図３】本発明の第１実施例を示すゲートの形成工程断
面図（その１）である。
面図（その１）である。
【図４】本発明の第１実施例を示すゲートの形成工程断
面図（その２）である。
面図（その２）である。
【図５】本発明の第１実施例を示すゲートの形成工程断
面図（その３）である。
面図（その３）である。
【図６】本発明の第２実施例を示すゲートの形成工程断
面図（その１）である。
面図（その１）である。
【図７】本発明の第２実施例を示すゲートの形成工程断
面図（その２）である。
面図（その２）である。
【図８】本発明の第２実施例を示すゲートの形成工程断
面図（その３）である。
面図（その３）である。
【図９】従来のゲートの形成工程断面図（その１）であ
る。
る。
【図１０】従来のゲートの形成工程断面図（その２）で
ある。
ある。
【図１１】従来のゲートの形成工程断面図（その３）で
ある。
ある。
２２，４２，６２ 半導体基板 ２４，５０，７０ 極薄絶縁膜 ２６，５２，７２ ＥＢレジスト ２８，５４，７４ ＥＢレジスト開口 ３０ 絶縁膜開口 ４４，６４ 第１のホトレジスト ４６，６６ 第１ゲート開口 ４８，６８ リセスエッチング面 ５６ 第１メタル膜 ５８，７６ 第２のホトレジスト ５９，７８ 第２レジスト開口 ６０ 第２ゲートメタル膜 ８０ ゲートメタル膜 ８０Ａ ゲートメタル
Claims (3)
- 【請求項１】（ａ）イオン注入または結晶成長して活性
層を形成した半導体基板にオーミック電極を形成する工
程と、（ｂ）ホトリソグラフィーによって第１のゲート
開口を形成してウエットエッチングを行い、リセスエッ
チング面を形成する工程と、（ｃ）ホトレジストを有機
溶媒によって除去した後、絶縁膜を堆積する工程と、
（ｄ）ＥＢレジストによってＥＢレジスト開口を形成す
る工程と、（ｅ）前記ＥＢレジスト開口を通して該開口
部の絶縁膜を除去する工程と、（ｆ）ＥＢレジストパタ
ーンを加熱することによりリフローを行い、順テーパー
曲線形状を得る工程と、（ｇ）その上から第１メタル膜
を蒸着し、第２のホトレジストによって、第２ホトレジ
スト開口を形成して、第２ゲートメタル膜を堆積する工
程と、（ｈ）有機溶媒によって前記第２のホトレジスト
を除去し、ゲートパターンをマスクとして露出している
前記第１メタル膜を選択的に除去し、ゲートを形成する
工程とを施すことを特徴とする半導体素子の製造方法。 - 【請求項２】（ａ）イオン注入または結晶成長して活性
層を形成した半導体基板にオーミック電極を形成する工
程と、（ｂ）ホトリソグラフィーによって第１のゲート
開口を形成してウエットエッチングを行い、リセスエッ
チング面を形成する工程と、（ｃ）ホトレジストを有機
溶媒によって除去した後、絶縁膜を堆積する工程と、
（ｄ）ＥＢレジストによってＥＢレジスト開口を形成す
る工程と、（ｅ）前記ＥＢレジスト開口を通して該開口
部の絶縁膜を除去する工程と、（ｆ）ＥＢレジストパタ
ーンを加熱することによりリフローを行い、順テーパー
曲線形状を得る工程と、（ｇ）前記ＥＢレジスト上に第
２のホトレジストによりパターニングを行い、２層レジ
スト構造を形成する工程と、（ｈ）その上からメタル膜
を蒸着し、１回のメタル蒸着によってゲートを形成する
工程と、（ｉ）有機溶媒によって前記ホトレジスト及び
該ホトレジスト上のメタル膜を除去し、ゲートを形成す
る工程とを施すことを特徴とする半導体素子の製造方
法。 - 【請求項３】 請求項１又は２記載の半導体装置の製造
方法において、前記絶縁膜として、ＳｉＯ2 、Ｓｉ3 Ｎ
4 等の５０〜２００Åの極薄の絶縁膜を用いることを特
徴とする半導体素子の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06452297A JP3621221B2 (ja) | 1997-03-18 | 1997-03-18 | 半導体装置の製造方法 |
| KR10-1998-0007095A KR100358453B1 (ko) | 1997-03-18 | 1998-03-04 | 반도체장치및그제조방법 |
| US09/042,013 US5994753A (en) | 1997-03-18 | 1998-03-13 | Semiconductor device and method for fabricating the same |
| DE19811571A DE19811571A1 (de) | 1997-03-18 | 1998-03-17 | Halbleiterbauelement und Verfahren zu seiner Herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06452297A JP3621221B2 (ja) | 1997-03-18 | 1997-03-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10261659A true JPH10261659A (ja) | 1998-09-29 |
| JP3621221B2 JP3621221B2 (ja) | 2005-02-16 |
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ID=13260642
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06452297A Expired - Fee Related JP3621221B2 (ja) | 1997-03-18 | 1997-03-18 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5994753A (ja) |
| JP (1) | JP3621221B2 (ja) |
| KR (1) | KR100358453B1 (ja) |
| DE (1) | DE19811571A1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003115500A (ja) * | 2001-08-03 | 2003-04-18 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2005251835A (ja) * | 2004-03-02 | 2005-09-15 | Matsushita Electric Ind Co Ltd | パターン形成方法 |
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| US7998850B2 (en) * | 2008-05-02 | 2011-08-16 | Hynix Semiconductor Inc. | Semiconductor device and method for manufacturing the same |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3109590B2 (ja) * | 1998-05-15 | 2000-11-20 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6218719B1 (en) * | 1998-09-18 | 2001-04-17 | Capella Microsystems, Inc. | Photodetector and device employing the photodetector for converting an optical signal into an electrical signal |
| US6455403B1 (en) * | 1999-01-04 | 2002-09-24 | Taiwan Semiconductor Manufacturing Company | Shallow trench contact structure to solve the problem of schottky diode leakage |
| US6710454B1 (en) | 2000-02-16 | 2004-03-23 | Micron Technology, Inc. | Adhesive layer for an electronic apparatus having multiple semiconductor devices |
| TW511147B (en) * | 2000-06-12 | 2002-11-21 | Nec Corp | Pattern formation method and method of manufacturing display using it |
| US6878642B1 (en) * | 2000-10-06 | 2005-04-12 | Taiwan Semiconductor Manufacturing Company | Method to improve passivation openings by reflow of photoresist to eliminate tape residue |
| CN100561668C (zh) * | 2003-09-09 | 2009-11-18 | Csg索拉尔有限公司 | 在有机树脂材料中形成开口的改进方法 |
| AU2004271224B2 (en) * | 2003-09-09 | 2009-08-20 | Csg Solar Ag | Adjustment of masks by re-flow |
| US8435873B2 (en) | 2006-06-08 | 2013-05-07 | Texas Instruments Incorporated | Unguarded Schottky barrier diodes with dielectric underetch at silicide interface |
| CN109935630B (zh) * | 2017-12-15 | 2021-04-23 | 苏州能讯高能半导体有限公司 | 半导体器件及其制造方法 |
| US10850462B2 (en) * | 2018-10-03 | 2020-12-01 | Visera Technologies Company Limited | Optical elements and method for fabricating the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05160019A (ja) * | 1991-12-03 | 1993-06-25 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0815161B2 (ja) * | 1993-03-03 | 1996-02-14 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-03-18 JP JP06452297A patent/JP3621221B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-04 KR KR10-1998-0007095A patent/KR100358453B1/ko not_active IP Right Cessation
- 1998-03-13 US US09/042,013 patent/US5994753A/en not_active Expired - Fee Related
- 1998-03-17 DE DE19811571A patent/DE19811571A1/de not_active Withdrawn
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| JP2003115500A (ja) * | 2001-08-03 | 2003-04-18 | Fujitsu Ltd | 半導体装置とその製造方法 |
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| JP2005251835A (ja) * | 2004-03-02 | 2005-09-15 | Matsushita Electric Ind Co Ltd | パターン形成方法 |
| US7998850B2 (en) * | 2008-05-02 | 2011-08-16 | Hynix Semiconductor Inc. | Semiconductor device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980079888A (ko) | 1998-11-25 |
| US5994753A (en) | 1999-11-30 |
| JP3621221B2 (ja) | 2005-02-16 |
| KR100358453B1 (ko) | 2003-01-24 |
| DE19811571A1 (de) | 1998-09-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040412 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040518 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040715 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041116 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081126 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081126 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091126 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| S531 | Written request for registration of change of domicile |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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