KR19980079888A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

반도체 장치의 제조방법에 있어서, 절연층을 반도체 기판 상에 형성한 후, 레지스트층을 절연층 상에 형성하여 개구부를 그 내부에 형성한다. 다음에, 개구부의 기저부에 있는 절연층을 제거한 후, 레지스트층에 리플로우 공정을 수행하여 그 위를 곡면으로 만든다.

Description

반도체 장치 및 그 제조방법
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 T 자형의 게이트 전극을 가진 FET(Field Effect Transistor: 전계효과 트랜지스터)의 제조방법에 관한 것이다.
T자형의 단 게이트 전극을 가진 FET와 헤테로접합을 가진 FET 등의 FET의 제조시에, 이들 FET의 품질을 향상시키기 위해 리플로우 공정(reflow process)을 수행한다. 이 리플로우 공정은 예컨대, 게이트 전극의 절단을 방지하기 위해, 그리고 미소 패턴에 있어서의 에칭의 균일성을 향상시키기 위해 절연층에 수행된다.
종래의 FET의 제조방법은 예컨대, 일본 특공평 8-15161호 공보와, 특개평 5-160019호 공보에 기술되어 있다. 우선, 특공평 8-15161호 공보에 기술된 방법에 의하면, 제 1 레지스트층을 반도체 기판 상에 형성하여 제 1 게이트 개구부를 형성한다. 그 후, 반도체 기판을 제 1 게이트 개구부의 기저부에서 에칭하여 함몰된 에칭면을 형성하고, 제 1 레지스트층을 제거한다. 다음에, 절연층을 이 구조의 전체 표면 위에 형성하고, 제 2 레지스트층을 절연층 상에 형성하여 제 2 게이트 개구부를 형성한다. 그 후, 제 2 레지스트층에 리플로우 공정을 수행하여 곡면을 형성하고, 제 2 게이트 개구부의 기저부에서 절연층을 제거한다. 그 후에, 제 2 게이트 개구부 내에 금속층을 형성하고, 제 2 레지스트층을 제거하여 게이트 전극을 형성한다.
종래의 방법에 의하면, 리플로우 공정 후에, 절연층을 제거하기 때문에, 절연층을 제거하는 공정 중에, 게이트 길이(채널 길이)가 변경될 수도 있다. 그 결과, 패턴 시프트가 변하여, 반도체 장치의 특성이 변할 수도 있다. 그러한 문제점은 특개평 5-160019호 공보에 나타낸 종래의 방법에서도 발생한다. 패턴 시프트는 본래의 게이트 패턴과 현재의 게이트 길이 간의 사이즈의 차를 의미한다. 일반적으로, 패턴 시프트는 모든 종류의 에칭공정에서 발생한다. 그러나, 게이트 전극의 제조시에는, 게이트 길이의 사이즈를 정확히 제어하기 위해 일관된 패턴 시프트를 이루어야 한다.
따라서, 본 발명의 목적은 안정된 특성을 갖는 반도체 장치를 제공하는 데에 있다.
본 발명의 다른 목적은 안정된 특성을 갖는 반도체 장치를 제조할 수 있는 방법을 제공하는 데에 있다.
본 발명의 또 다른 목적은 최적의 게이트 길이(채널 길이)를 갖는 전계효과 트랜지스터(FET)를 제공하는 데에 있다.
본 발명의 또 다른 목적은 최적의 게이트 길이(채널 길이)를 갖는 전계효과 트랜지스터(FET)를 제조할 수 있는 방법을 제공하는 데에 있다.
본 발명의 부가적인 목적, 이점 및 신규 특성은 이하의 설명에서 부분적으로 설명할 것이고, 이하의 실시예를 참조하면서 본 발명이 속하는 기술분야의 당업자에게서 보다 분명해질 것이다. 본 발명의 목적 및 이점은 첨부된 청구범위에서 나타낸 수단 및 결합에 의해 실현될 것이다.
본 발명의 제 1 관점에 따른 반도체 장치의 제조방법에 있어서, 반도체 기판 상에 절연층을 형성한 후, 그 절연층 상에 레지스트층을 형성하여 개구부를 그 내부에 형성한다. 다음에, 개구부의 기저부에 있는 절연층을 제거한 후, 레지스트층에 리플로우 공정을 수행하여 그 위를 곡면으로 만든다.
본 발명의 제 2 관점에 따른 반도체 장치는 상술한 본 발명의 제 1 관점의 방법에 의해 제조된다.
본 발명의 제 3 관점에 따른 전계효과 트랜지스터의 제조방법은 반도체 기판을 설치하는 공정과, 반도체 기판 상에 오믹전극을 형성하는 공정과, 이 구조의 전체 표면 위에 제 1 레지스트층을 형성하여 제 1 개구부를 그 내부에 형성하는 공정과, 제 1 개구부의 기저부에서 반도체 기판의 표면을 에칭하여 함몰된 에칭면을 형성하는 공정과, 제 1 레지스트층을 형성하는 공정과, 이 구조의 전체 표면 위에 절연층을 형성하는 공정과, 이 구조의 전체 표면 위에 제 2 레지스트층을 형성하여 그 내부에 제 2 개구부를 형성하는 공정과, 제 2 개구부의 기저부에서 절연층을 제거하는 공정과, 제 2 레지스트층에 리플로우 공정을 수행하여 곡면을 형성하는 공정과, 반도체 기판의 함몰된 에칭면에 접속되도록 게이트 전극을 형성하는 공정을 포함한다.
본 발명의 제 4 관점에 따른 전계효과 트랜지스터는 상술한 본 발명의 제 3 관점의 방법에 의해 제조된다.
도 1a 내지 도 1k는 종래의 방법에 따른 FET의 제조공정을 나타낸 단면도,
도 2a 내지 도 2c는 본 발명에 따른 FET의 제조공정의 일부를 나타낸 단면도,
도 3a 내지 도 3c는 종래 기술에 따른 FET의 제조공정의 일부를 나타낸 단면도,
도 4a 내지 도 4k는 본 발명의 바람직한 제 1 실시예에 따른 FET의 제조공정을 나타낸 단면도,
도 5 내지 도 5i는 본 발명의 바람직한 제 2 실시예에 따른 FET의 제조공정을 나타낸 단면도,
도면의 주요부분에 대한 부호의 설명
22,42,62 : 반도체 기판 24,50,70 : 극박 절연층
26,52,72 : EB 레지스트층 28,54,74 : 개구부
30 : 개구 영역 44,64 : 제 1 포토레지스트층
46,66 : 제 1 게이트 개구부 48,68 : 함몰된 에칭면
56 : 제 1 금속층 58,76 : 제 2 포토레지스트층
60 : 제 2 금속층
본 발명을 보다 이해하기 쉽게, 우선 도 1a 내지 도 1k를 참조하면서 배경기술에 대해서 설명한다. 종래의 FET의 제조방법에 있어서, 활성층을 갖는 반도체 기판(2)을 이온 주입공정 또는 결정 성장공정에 의해 형성한다. 오믹전극(미도시)을 반도체 기판(2) 상에 형성한다. 다음에, 도 1a에 도시한 바와 같이, 반도체 기판(2) 상에 제 1 포토레지스트층(4)을 형성하여 제 1 게이트 개구부(6)를 그 내부에 형성한다. 다음에, 도 1b에 도시한 바와 같이, 제 1 포토레지스트층(4)을 마스크로서 사용하여 반도체 기판(2)을 에칭하여 제 1 게이트 개구부(6)의 기저부에 함몰된 에칭면(8)을 형성한다.
그 후, 도 1c에 도시한 바와 같이, 유기용매로 제 1 포토레지스트층(4)을 제거한 후, 절연층(10)을 반도체 기판(2)의 표면 상에 증착한다. 이 절연층(10)은 Si2, Si3N4등으로 구성될 수도 있다. 다음에, 도 1d에 도시한 바와 같이, 제 2 포토레지스트층(12)을 절연층(10) 상에 형성하여 제 2 게이트 개구부(14)를 그 내부에 형성한다. 제 2 포토레지스트층(12)은 화학증폭형의 레지스트이다.
다음에, 도 1e에 도시한 바와 같이, 제 2 포토레지스트층(12)을 가열하여 리플로우 공정으로 그 위를 곡면으로 만든다. 다음에, 도 1f에 도시한 바와 같이, 에칭 마스크로서 제 2 포토레지스트층(12)을 사용하여 RIE(Reactive Ion Etching: 반응성 이온 에칭)으로 제 2 개구부(14)의 기저부에서 절연층(10)을 제거한다.
도 1g에 도시한 바와 같이, 이 구조의 전체 표면 위에 제 1 금속층(16)을 증착한다. 그 후, 도 1h에 도시한 바와 같이, 제 3 포토레지스트층(18)을 제 1 금속층(6) 상에 형성하여 제 3 게이트 개구부(19)를 그 내부에 형성한다. 다음에, 도 1i에 도시한 바와 같이, 제 2 금속층(20)을 금속 도금공정에 의해 제 3 게이트 개구부(19) 내에 적층한다.
그 후, 도 1j에 도시한 바와 같이, 제 3 포토레지스트층(18)을 유기용매를 사용하여 제거하고, 제 2 금속층(20)을 마스크로서 사용하여 제 1 금속층(16)을 선택적으로 제거한다. 최종적으로, 도 1k에 도시한 바와 같이, 유기용매로 제 2 포토레지스트층(12)을 제거하여 완성된 게이트 전극(16,20)을 형성한다.
종래의 기술에 있어서는, 화학증폭형 레지스트를 제 2 포토레지스트층(12)으로서 사용하므로, 게이트 길이를 0.25㎛보다 작게 하는 것은 어렵다. 단파 전송용의 반도체 장치에서는, 약 0.10∼0.15㎛ 정도의 게이트 길이를 갖는 게이트 전극이 필요하다. 종래의 방법에 따르면, 그러한 단 게이트 길이를 쉽게 얻을 수 없다. 또한, 리플로우 공정 및 에칭공정 중에 게이트 길이가 변경될 수도 있다. 리플로우 공정 후에 절연층(10)을 제거하기 때문에, 절연층(10)을 제거하는 공정 중에 게이트 길이(채널 길이)가 변경될 수도 있다. 그 결과, 패턴 시프트가 변하여, 반도체 장치의 특성이 변할 수도 있다.
특개평 5-160019호 공보에 기술된 방법에 의하면, 게이트 전극을 단 게이트 길이를 갖도록 제조할 수 있다. 그러나, 패턴 시프트가 변하여, 반도체 장치의 특성이 상술한 종래의 방법과 같이 변할 수도 있다.
도 2a 내지 도 2c는 본 발명에 따른, FET의 제조공정의 일부를 나타낸다. 본 발명에 있어서, 활성층을 가진 반도체 기판(32)을 이온 주입공정 또는 결정 성장공정에 의해 형성한다. 그 후, 반도체 기판(22) 상에 100Å의 두께의 극박 절연층(24)을 증착한다. 이 절연층(24)은 SiO2또는 Si3N4로 구성될 수도 있고, 50∼200Å의 두께를 가질 수도 있다. 다음에, EB(Electron Beam: 전자빔) 레지스트층(26)을 절연층(24) 상에 형성하여 개구부(28)를 그 내부에 형성한다. 도 2a에 도시한 바와 같이, 0.10∼0.15㎛의 직경의 개구부(28)를 형성한다. 그 직경은 게이트 길이에 대응할 것이다. EB 레지스트층(26)은 Nippon Zeon Corp의 #ZEP520 EB 포지티브 레지스트이고, 약 3000Å의 두께를 갖도록 형성된다.
다음에, 도 2b에 나타낸 바와 같이, RIE(Reactive Ion Etching)공정에 의해서, 개구부(28)의 기저부에서 절연층(24)을 제거하여 개구 영역(30)을 형성한다. 그 후, 도 2c에 도시한 바와 같이, EB 레지스트층(26)을 가열하여 리플로우를 공정으로 그 위를 곡면으로 만든다. 리플로우 공정시에는, 어떠한 디프레스된 영역도 개구부(28)의 내부표면 위에 형성되지 않는다. 따라서, 게이트 길이에 대응하는 개구 영역(30)의 사이즈는 리플로우 공정시에는 변경되지 않는다. 그 결과, 게이트 길이가 균일하게 된다.
도 3a 내지 도 3c는 종래의 기술에 따른, FET의 제조공정의 일부를 나타낸다. 종래의 방법에 있어서, 활성층을 가진 반도체 기판(32)을 이온 주입공정 또는 결정 성장공정에 의해 형성한다. 그 후, 100Å의 두께의 절연층(34)을 반도체 기판(32) 상에 증착한다. 이 절연층(24)은 Si3N4로 이루어져 있다. 다음에, EB(Electron Beam) 레지스트층(36)을 절연층(34) 상에 형성하여 개구부(38)를 그 내부에 형성한다. 도 3a에 도시한 바와 같이, 0.10∼0.15㎛의 직경의 개구부(38)를 형성한다. EB 레지스트층(36)은 Nippon Zeon Corp의 #ZEP520 EB 포지티브 레지스트이고, 3000Å의 두께를 갖는다.
다음에, 도 3b에 도시한 바와 같이, EB 레지스트층(36)을 가열하여 리플로우 공정으로 그 위를 곡면으로 만든다. 이 리플로우 공정시에는, 디프레스된 영역을 개구부(38)의 내부 표면 위에 형성하므로, EB 레지스트층(36)과 절연층(34) 사이의 계면에서의 개구부(38)의 면적은 좁게 된다. 그 후, 개구부(38)의 기저부에서의 절연층(34)을 RIE 공정에 의해 제거하여 개구 영역(40)을 형성한다.
종래의 방법에 의하면, 디프레스된 영역은 리플로우 공정시에 개구부(38)의 내부표면 상에 형성되므로, 개구 영역(40)의 사이즈가 변경된다. 게다가, 절연층(34)을 제거하기 전에 EB 레지스트층(36)에 리플로우 공정을 수행하기 때문에, 패턴 시프트가 변할 수도 있다.
레지스트층의 리플로우 공정시에는, 절연층과 레지스트층 사이 및 반도체 기판과 레지스트층 사이의 밀착성(습윤성)이 패턴 시프트에 영향을 준다. 도 3a 내지 도 3c에 나타낸 종래의 방법에 있어서는, 절연층(34)과 EB 레지스트층(36)이 잘 밀착되어 있기 때문에, 상부 가장자리뿐만 아니라 개구부(38)의 내부표면에도 EB 레지스트층(36)이 리플로우된다. 그 결과, 도 3b에 도시한 바와 같이, 디프레스된 EB 레지스트층(36)의 내부표면이 형성된다. 도 3c에 도시한 바와 같이, 개구부(38)의 기저부에서 절연층(34)을 제거하면, 개구 영역(40)이 형성된다. 즉, 게이트 길이에 대응하는 개구 영역(40)의 크기가 도 3a에 나타낸 본래의 패턴으로부터 변경된다. 게다가, 패턴 시프트는 균일하지 않게 된다.
한편, 도 2a 내지 도 2c에 나타낸 본 발명에 의하면, 개구부(28)의 기저부에서의 절연층(24)에 의해 리플로우 공정이 제한되기 때문에, EB 레지스트층(26)이 상부 가장자리에서만 리플로우되고, 개구부(28)의 기저부에서는 리플로우되지 않는다. 그것은 디플레스된 EB 레지스트층(26)이 개구부(28) 내부에서 형성되지 않는다는 것을 의미한다. 그 결과, 시프트 패턴이 균일하게 된다. 그러한 현상은 절연층(24)과 EB 레지스트층(26)은 잘 밀착되지만, EB 레지스트층(26)과 반도체 기판(22)은 잘 밀착되지 않기 때문에 발생한다고 생각한다.
도 4a 내지 도 4k는 본 발명의 바람직한 제 1 실시예에 따른 FET의 제조공정을 나타낸다. 제조시에, 이온주입공정 또는 결정성장공정에 의해 활성층을 가진 반도체 기판(42)을 형성한다. 그 후, 오믹전극(43a,43b)을 반도체 기판(42) 상에 형성한다. 다음에, 도 4a에 도시한 바와 같이, 반도체 기판(42) 상에 제 1 포토레지스트층(44)을 형성하여 제 1 게이트 개구부(46)를 그 내부에 형성한다. 다음에, 도 4b에 도시한 바와 같이, 제 1 포토레지스트층(44)을 마스크로서 사용하여 반도체 기판(42)을 에칭하여 제 1 게이트 개구부(46)의 기저부에 함몰된 에칭면(48)을 형성한다.
그 후, 제도 4c에 도시한 바와 같이, 제 1 포토레지스트층(44)을 유기용매에 의해서 제거한 후, 반도체 기판(42)의 표면 상에 100Å의 절연층(50)을 증착한다. 이 절연층은 SiO2, Si3N4등으로 구성될 수도 있고, 50∼200Å의 두께를 가질 수도 있다. 다음에, 도 4d에 나타낸 바와 같이, 절연층(50) 상에 EB 레지스트층(52)을 형성하여 제 2 게이트 개구부(54)를 그 내부에 형성한다. 게이트 길이에 대응하는 0.10∼0.15㎛의 직경의 제 2 게이트 개구부(54)가 형성된다. EB 레지스트층(52)은 Nippon Zeon Corp의 #ZEP520 EB 포지티브 레지스트이고, 3000Å의 두께를 갖도록 형성된다.
다음에, 도 4e에 나타낸 바와 같이, EB 레지스트층(52)을 에칭 마스크로서 사용하여, RIE 공정에 의해서 제 2 게이트 개구부(54)의 기저부에서 절연층(50)을 제거한다. 그 후, 도 4f에 나타낸 바와 같이, 이 EB 레지스트층(52)을 가열하여 리플로우 공정으로 그 위를 곡면으로 만든다.
도 4g에 나타낸 바와 같이, 그 구조의 전체 표면 위에 제 1 금속층(56)을 증착한다. 다음에, 도 4h에 나타낸 바와 같이, 제 2 포토레지스트층(58)을 제 1 금속층(56) 상에 형성하여 제 3 레지스트 개구부(59)를 그 내부에 형성한다. 다음에, 도 4i에 나타낸 바와 같이, 제 2 금속층(60)을 금속 도금공정에 의해서 제 3 게이트 개구부(59) 내부에 적층한다.
그 후, 도 4j에 나타낸 바와 같이, 유기용매에 의해서 제 2 포토레지스트층(58)을 제거하고, 제 2 금속층(60)을 마스크로서 사용하여, 제 1 금속층(56)을 선택적으로 제거한다. 최종적으로, 도 4k에 나타낸 바와 같이, 유기용매로 EB 레지스트층(52)을 제거하여 완성된 게이트 전극(56,60)을 형성한다.
바람직한 제 1 실시예에 있어서는, EB 레지스트층(52)을 사용하므로, 게이트 길이를 0.10∼0.15㎛의 범위로 제어할 수 있다. 본 실시예에 의하면, EB 레지스트층(52)에 리플로우 공정을 수행하기 전에 절연층(50)을 제거하므로, 패턴 시프트가 균일하게 된다.
도 5a 내지 도 5i는 본 발명의 바람직한 제 2 실시예에 따른, FET의 제조공정을 나타낸다. 바람직한 제 1 실시예에서의 게이트 전극(56,60)은 2개의 금속화공정에 의해 제조되고, 다른 한편의 바람직한 제 2 실시예에서의 게이트 전극(80)은 2층 절연막(72,76)을 이용하여 단 하나의 금속화 공정에 의해 제조된다. 제조시, 이온주입공정 또는 결정성장공정에 의해 활성층을 가진 반도체 기판(62)을 형성한다. 그 후, 오믹전극(63a,63b)을 반도체 기판(62) 상에 형성한다. 다음에, 도 5a에 도시한 바와 같이, 제 1 포토레지스트층(64)을 반도체 기판(62) 상에 형성하여 제 1 게이트 개구부(66)를 그 내부에 형성한다.
다음에, 도 5b에 도시한 바와 같이, 제 1 포토레지스트층(64)을 마스크로서 사용하여 반도체 기판(62)을 에칭하여 제 1 게이트 개구부(66)의 기저부에 함몰된 에칭면(68)을 형성한다. 그 후, 도 5c에 도시한 바와 같이, 제 1 포토레지스트층(64)을 유기용매에 의해서 제거한 후, 100Å 두께의 절연층(70)을 반도체 기판(62)의 표면 상에 증착한다. 이 절연층(70)은 SiO2, Si3N4등으로 구성될 수도 있고, 50∼200Å의 두께를 가질 수도 있다. 다음에, 도 5d에 도시한 바와 같이, EB 레지스트층(72)을 절연층(70) 상에 형성하여 제 2 게이트 개구부(74)를 그 내부에 형성한다. 게이트 길이에 대응하는 0.10∼0.15㎛의 직경의 제 2 게이트 개구부(74)가 형성된다. EB 레지스트층(72)은 Nippon Zeon Corp의 #ZEP520 EB 포지티브 레지스트일 수도 있고, 3000Å의 두께를 갖도록 형성될 수도 있다.
다음에, 도 5e에 도시한 바와 같이, EB 레지스트층(72)을 마스크로서 사용하여 RIE 공정에 의해서 제 2 게이트 개구부(74)의 기저부에서 절연층(70)을 제거한다. 그 후, 도 5f에 도시한 바와 같이 EB 레지스트층(72)을 가열하여 리플로우 공정으로 그 위를 곡면으로 만든다.
리플로우 공정후에, 도 5g에 도시한 바와 같이, 제 2 포토레지스트층(76)을 EB 레지스트층(72) 상에 형성하여 제 3 게이트 개구부(78)를 그 내부에 형성한다. 역으로 테이퍼된 제 3 게이트 개구부(78)가 형성된다. 다음에, 도 5h에 도시한 바와 같이, 게이트 금속층(80)을 개구부 내에 증착한다. 제 2 포토레지스트층(76) 상에는 또 다른 게이트 금속층(80A)을 형성한다. 최종적으로, EB 레지스트층(72), 제 2 포토레지스트층(76) 및 게이트 금속층(80A)을 유기용매에 의해 제거하여, 도 5i에 도시한 바와 같이 완성된 게이트 전극(80)을 형성한다.
바람직한 제 1 실시예와 같이 바람직한 제 2 실시예에서도, EB 레지스트층(72)을 사용하기 때문에, 0.10∼0.15㎛ 범위로 게이트길이를 제어할 수 있다. 게다가, EB 레지스트층(72)에 리플로우 공정을 수행하기 전에 절연층(70)을 제거하므로, 패턴 시프트가 균일하게 된다.
본 발명의 상기 설명은 다양한 변형, 변경 및 변조가 가능하며, 이들은 첨부된 청구범위의 의미 및 범주 내에서 이해될 것이다.
이상, 상세히 설명한 바와 같이, 본 발명에 의하면, EB 레지스트를 사용함으로써, 0.10∼0.15㎛ 범위로 게이트 길이를 제어할 수 있다.
또, 본 발명에 의하면, EB 레지스트층에 리플로우 공정을 수행하기 전에 절연층을 제거하므로, 패턴 시프트가 균일하게 된다.

Claims (14)

  1. 반도체 기판을 설치하는 공정과,
    반도체 기판 상에 절연층을 형성하는 공정과,
    절연층 상에 레지스트층을 형성하여 개구부를 그 내부에 형성하는 공정과,
    개구부의 기저부에 있는 절연층을 제거하는 공정과,
    레지스트층에 리플로우 공정을 수행하여 곡면을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    레지스트층은 전자빔에 반응하는 EB(Electron Beam)형으로 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 1 항에 있어서,
    절연층은 SiO2, Si3N4등으로부터 선택된 재료로 이루어지고, 50Å∼200Å 범위의 두께를 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 반도체 기판을 설치하는 공정과,
    반도체 기판 상에 절연층을 형성하는 공정과,
    절연층 상에 레지스트층을 형성하여 개구부를 그 내부에 형성하는 공정과,
    개구부의 기저부에 있는 절연층을 제거하는 공정과,
    레지스트층에 리플로우 공정을 수행하여 곡면을 형성하는 공정을 구비한 방법에 의해 제조된 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    레지스트층은 전자빔에 반응하는 EB(Electron Beam)형으로 이루어진 것을 특징으로 하는 반도체 장치.
  6. 제 4 항에 있어서,
    절연층은 SiO2, Si3N4등으로부터 선택된 재료로 이루어지고, 50Å∼200Å 범위의 두께를 갖는 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판을 설치하는 공정과,
    반도체 기판 상에 오믹전극을 형성하는 공정과,
    그 구조의 전체 표면 위에 제 1 레지스트층을 형성하여 제 1 개구부를 그 내부에 형성하는 공정과,
    제 1 개구부의 기저부에 있는 반도체 기판의 표면을 에칭하여 함몰된 에칭면을 형성하는 공정과,
    제 1 레지스트층을 제거하는 공정과,
    그 구조의 전체 표면 위에 절연층을 형성하는 공정과,
    그 구조의 전체 표면 위에 제 2 절연층을 형성하여 제 2 개구부를 그 내부에 형성하는 공정과,
    제 2 개구부의 기저부에 있는 절연층을 제거하는 공정과,
    제 2 레지스트층에 리플로우 공정을 수행하여 곡면을 형성하는 공정과,
    반도체 기판의 함몰된 에칭면에 접속되도록 게이트 전극을 형성하는 공정을 구비한 것을 특징으로 하는 전계효과 트랜지스터(FET)의 제조방법.
  8. 제 7 항에 있어서,
    제 2 레지스트층은 전자빔에 반응하는 EB(Electron Beam)형으로 이루어진 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  9. 제 7 항에 있어서,
    절연층은 SiO2, Si3N4등으로부터 선택된 재료로 이루어지고, 50Å∼200Å 범위의 두께를 갖는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  10. 제 7 항에 있어서,
    상기 게이트 전극을 형성하는 공정은,
    (1) 상기 구조의 전체 표면 위에 제 1 금속층을 형성하는 공정과,
    (2) 제 1 금속층 상에 제 3 레지스트층을 형성하여 제 3 개구부를 그 내부에 형성하는 공정과,
    (3) 제 3 개구부 내에 제 2 금속층을 형성하는 공정과,
    (4) 제 3 레지스트층을 제거하는 공정과,
    (5) 제 1 금속층을 선택적으로 제거하여 제 1 및 제 2 금속층으로 구성된 게이트 전극을 형성하는 공정을 구비한 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  11. 제 7 항에 있어서,
    상기 게이트 전극을 형성하는 공정은,
    (1) 제 2 레지스트층 상에 제 3 레지스트층을 형성하는 공정과,
    (2) 반도체 기판의 함몰된 에칭면에 접속되도록 금속층을 제 2 개구부 내에 형성하는 공정과,
    (3) 제 2 및 제 3 레지스트층을 제거하여 금속층으로 구성된 게이트 전극을 형성하는 공정을 구비한 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  12. 반도체 기판을 설치하는 공정과,
    반도체 기판 상에 오믹전극을 형성하는 공정과,
    그 구조의 전체 표면 위에 제 1 레지스트층을 형성하여 제 1 개구부를 그 내부에 형성하는 공정과,
    제 1 개구부의 기저부에 있는 반도체 기판의 표면을 에칭하여 함몰된 에칭면을 형성하는 공정과,
    제 1 레지스트층을 제거하는 공정과,
    그 구조의 전체 표면 위에 절연층을 형성하는 공정과,
    그 구조의 전체 표면 위에 제 2 레지스트층을 형성하여 개구부를 그 내부에 형성하는 공정과,
    제 2 개구부의 기저부에서 절연층을 제거하는 공정과,
    제 2 레지스트층에 리플로우 공정을 수행하여 곡면을 형성하는 공정과,
    반도체 기판의 함몰된 에칭면에 접속되도록 게이트 전극을 형성하는 공정을 구비한 방법에 의해 제조된 것을 특징으로 하는 전계효과 트랜지스터.
  13. 제 12 항에 있어서,
    레지스트층은 전자빔에 반응하는 EB(Electron Beam)형으로 이루어진 것을 특징으로 하는 전계효과 트랜지스터의 제조방법.
  14. 제 12 항에 있어서,
    절연층은 SiO2, Si3N4등으로부터 선택된 재료로 이루어지고, 50Å∼200Å 범위의 두께를 갖는 것을 특징으로 하는 반도체 장치.
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