JPH01183857A - 半導体装置の電極形成方法 - Google Patents
半導体装置の電極形成方法Info
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- JPH01183857A JPH01183857A JP740788A JP740788A JPH01183857A JP H01183857 A JPH01183857 A JP H01183857A JP 740788 A JP740788 A JP 740788A JP 740788 A JP740788 A JP 740788A JP H01183857 A JPH01183857 A JP H01183857A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置の電極形成方法にかかり、特に半導
体装置の微細電極をリフトオフ法により形成する方法に
関する。
体装置の微細電極をリフトオフ法により形成する方法に
関する。
（従来の技術）
半導体素子上に微細な電極を形成する技術は、電界効果
トランジスタＣＦＥＴ）、 ＣＣＤ、 ＬＳＩ等の高性
能化、高集積化のために重要である。例えば、マイクロ
波を増幅するＦＥＴにおいては、雑音指数および利得の
向上をはかるために、ＦＥＴにおけるゲート電極のゲー
ト長が短いことが要求されている。
トランジスタＣＦＥＴ）、 ＣＣＤ、 ＬＳＩ等の高性
能化、高集積化のために重要である。例えば、マイクロ
波を増幅するＦＥＴにおいては、雑音指数および利得の
向上をはかるために、ＦＥＴにおけるゲート電極のゲー
ト長が短いことが要求されている。
これにより現在製造されているＦＥＴのゲート電極の電
極長は、１μｍ以下に微細化されており、ゲート長が０
．２５μＩのＦＥＴも既に実用化されるに至っている。
極長は、１μｍ以下に微細化されており、ゲート長が０
．２５μＩのＦＥＴも既に実用化されるに至っている。
ゲート長が０．２５μｍのように短いゲート電極形成方
法として、次に述べるプロセスが通常採用されている。
法として、次に述べるプロセスが通常採用されている。
すなわち、（ｉ）半導体基板上にホトレジストを塗布し
た後、電子線露光装置や集束イオンビーム露光装置等を
用い、半導体基板上にゲート電極パターンを描画する。
た後、電子線露光装置や集束イオンビーム露光装置等を
用い、半導体基板上にゲート電極パターンを描画する。
（ｉｉ）その後現像を行なうことによって微細な開口
部を設けたホトレジスト層を形成する。（徂）このホト
レジスト層をマスクとして、ゲート電極用材料を蒸着す
ることによって、半導体基板上に選択的にゲート電極を
形成する、という方法である。
部を設けたホトレジスト層を形成する。（徂）このホト
レジスト層をマスクとして、ゲート電極用材料を蒸着す
ることによって、半導体基板上に選択的にゲート電極を
形成する、という方法である。
（発明が解決しようとする課題）
取上の従来のプロセスにおいては、電子線露光装置や集
束イオンビーム露光装置等の高価でスループットの悪い
設備を用いなくてはならないため、製造コストが高くな
ってしまう欠点がある。一方、遠紫外線露光装置を用い
た場合には装置は安価でスループットも良いが、０．５
μｍよりも微細なパターンを歩留り良く形成することは
能力的に不可能であった。従って、安価でスループット
の良い遠紫外線露光装置等を用いて０．５μｍよりも微
細な開ロバターンを歩留りよく形成する方法が強く要望
されていた。
束イオンビーム露光装置等の高価でスループットの悪い
設備を用いなくてはならないため、製造コストが高くな
ってしまう欠点がある。一方、遠紫外線露光装置を用い
た場合には装置は安価でスループットも良いが、０．５
μｍよりも微細なパターンを歩留り良く形成することは
能力的に不可能であった。従って、安価でスループット
の良い遠紫外線露光装置等を用いて０．５μｍよりも微
細な開ロバターンを歩留りよく形成する方法が強く要望
されていた。
本発明は取上の要望に応えるためになされたもので、半
導体装置の微細電極を良好な歩留りで、かつ高い再現性
で形成する方法を提供するものである。
導体装置の微細電極を良好な歩留りで、かつ高い再現性
で形成する方法を提供するものである。
（課題を解決するための手段）
本発明にかかる半導体装置の電極形成方法は、半導体基
板上にマスク層を被着し、これに開口部を設けたのちこ
の開口部を狭め、リフトオフ法によって微細な電極を形
成するものであり、また、マスク層に金属膜を用い、そ
の開口部の少くとも側壁へめっき処理を施すことを特徴
とする。
板上にマスク層を被着し、これに開口部を設けたのちこ
の開口部を狭め、リフトオフ法によって微細な電極を形
成するものであり、また、マスク層に金属膜を用い、そ
の開口部の少くとも側壁へめっき処理を施すことを特徴
とする。
（作 用）
本発明にかかる半導体装置の電極形成方法は、開口部の
寸法が０．５μｍよりも狭いマスク層を良好な歩留りで
、かつ再現性良く形成できる。
寸法が０．５μｍよりも狭いマスク層を良好な歩留りで
、かつ再現性良く形成できる。
（実施例）
以下、本発明にかかる半導体装置の電極形成方法の一実
施例につき図面を参照して説明する。
施例につき図面を参照して説明する。
第１図にこの実施例により形成されるＦＥＴを断面図で
示し、第２図ａ −ｆにそのＦＥＴの電極形成方法を工
程順に断面図で示す。第１図に示されるように、ＦＥＴ
は半絶縁性半導体基板１上に動作層２が形成され、この
動作層２上にソース電極３Ｓ。
示し、第２図ａ −ｆにそのＦＥＴの電極形成方法を工
程順に断面図で示す。第１図に示されるように、ＦＥＴ
は半絶縁性半導体基板１上に動作層２が形成され、この
動作層２上にソース電極３Ｓ。
ゲート電極３Ｇ、 ドレイン電極３Ｄが形成されている
。
。
かかるＦＥＴの形成は次の如く達成される。
まず、半絶縁性半導体基板１上に動作層２を設け、さら
にこの動作層２上に通常のホトレジストを用いたりフト
オフ法により、ＡｕＧｅ／Ｎｉからなるソース電極３Ｓ
およびドレイン電極３Ｄを形成する（第２図ａ）。
にこの動作層２上に通常のホトレジストを用いたりフト
オフ法により、ＡｕＧｅ／Ｎｉからなるソース電極３Ｓ
およびドレイン電極３Ｄを形成する（第２図ａ）。
次に、基板１上にＳｉｎ、からなる絶縁膜４を厚さ０．
５μＩに形成し、この絶縁膜４上に金属のマスク層例え
ば７１層５を厚さ０．２μｍに形成する（第２図ｂ）。
５μＩに形成し、この絶縁膜４上に金属のマスク層例え
ば７１層５を厚さ０．２μｍに形成する（第２図ｂ）。
次に、前記Ｔｉ層５上にホトレジストを塗布してホトレ
ジスト層６を形成し、遠紫外線露光装置を用いて露光し
たのち現像し、寸法０．５μｍの微細な開口部６ａをホ
トレジスト層６に設ける（第２図Ｃ）。
ジスト層６を形成し、遠紫外線露光装置を用いて露光し
たのち現像し、寸法０．５μｍの微細な開口部６ａをホ
トレジスト層６に設ける（第２図Ｃ）。
次に、ＣＦ４およびＨ２のガスを用いたＲＩＥ（反応性
イオンエツチング）装置によって７１層５に垂直にエツ
チングを施し、７１層５に寸法が０．５μＩの微細な開
口部５ａを形成しマスク層とする（第２図ｄ）。
イオンエツチング）装置によって７１層５に垂直にエツ
チングを施し、７１層５に寸法が０．５μＩの微細な開
口部５ａを形成しマスク層とする（第２図ｄ）。
次に、ホトレジスト膜６をアセトンを用いて除去した後
、Ａｕめっき処理を施し、Ａｕ層７をＴｉ層５上に０．
１μ−の厚さに成長させる（第２図ｅ）。このめっきに
おいては、電流値とめつき時間によってめっき層厚みを
正確に制御することができる。このめっき処理によって
、７１層５からなるマスク層の微細な開口部５ａをさら
に狭くして０．３μｍの開口部７ａを得ることができる
。以上のようにして、０．５μｍよりも狭い微細な開ロ
バターンを形成することができる。
、Ａｕめっき処理を施し、Ａｕ層７をＴｉ層５上に０．
１μ−の厚さに成長させる（第２図ｅ）。このめっきに
おいては、電流値とめつき時間によってめっき層厚みを
正確に制御することができる。このめっき処理によって
、７１層５からなるマスク層の微細な開口部５ａをさら
に狭くして０．３μｍの開口部７ａを得ることができる
。以上のようにして、０．５μｍよりも狭い微細な開ロ
バターンを形成することができる。
次に、この微細パターンを用いて微細なゲート電極を設
けたＦＥＴを製造するには、更に次の工程を施す。すな
わち、開口部７ａに露出した絶縁膜４をフッ化アンモニ
ウムで除去して開口部４ａを形成しこの開口部４ａの底
面に動作層２を露出させた後、ゲート電極用材料である
ｐｔ層８を０．４μｍの厚さに蒸着することによって開
口部４ａの底面に蒸着したｐｔ層８でゲート電極３Ｇを
形成する（第２図ｆ）。
けたＦＥＴを製造するには、更に次の工程を施す。すな
わち、開口部７ａに露出した絶縁膜４をフッ化アンモニ
ウムで除去して開口部４ａを形成しこの開口部４ａの底
面に動作層２を露出させた後、ゲート電極用材料である
ｐｔ層８を０．４μｍの厚さに蒸着することによって開
口部４ａの底面に蒸着したｐｔ層８でゲート電極３Ｇを
形成する（第２図ｆ）。
最後に、絶縁膜４をふっ化水素酸を用いて除去し、絶縁
膜４上の７１層５．Ａｕ層７．Ｐｔ層８をも除去する（
第１図）。取上により本発明にかかる微細電極形成が達
成される。
膜４上の７１層５．Ａｕ層７．Ｐｔ層８をも除去する（
第１図）。取上により本発明にかかる微細電極形成が達
成される。
なお前記実施例においては、Ａｕめつき処理を施す前に
ホトレジスト層６を除去しているが、ホトレジスト層６
を除去しないでＡｕめっき処理を施し。
ホトレジスト層６を除去しているが、ホトレジスト層６
を除去しないでＡｕめっき処理を施し。
Ｔｉ層５の開口部５ａの側壁にのみＡｕ層７を形成し、
狭められた開口部７ａを形成してからホトレジスト層６
を除去しても構わない。
狭められた開口部７ａを形成してからホトレジスト層６
を除去しても構わない。
また、前記実施例では、金属膜にＴｉ層を用いたが、Ｒ
ＩＥその他の手段でエツチング可能な金属であれば何で
も良く、例えばＭＯ＊ ＴｉＷが挙げられる。
ＩＥその他の手段でエツチング可能な金属であれば何で
も良く、例えばＭＯ＊ ＴｉＷが挙げられる。
さらには、めっき処理において前記実施例ではＡｕを成
長させたがこれに限らず、めっき処理を行なうことがで
きかつ絶縁膜のエツチングの際にエツチングされない金
属ならば適し、例えばＮｉ等でよい。
長させたがこれに限らず、めっき処理を行なうことがで
きかつ絶縁膜のエツチングの際にエツチングされない金
属ならば適し、例えばＮｉ等でよい。
以上述べたように本発明によれば、半導体基板上にリフ
トオフ法により微細な電極を形成するためのマスク層の
開口部の寸法を０．５μｍ以下に容易に形成でき、かつ
歩留り良く、再現性の良いＦＥＴが得られる。
トオフ法により微細な電極を形成するためのマスク層の
開口部の寸法を０．５μｍ以下に容易に形成でき、かつ
歩留り良く、再現性の良いＦＥＴが得られる。
第１図は本発明にかかる半導体装置の電極形成方法によ
って形成される一例のＦＥＴの断面図、第２図ａ ＝
ｆは本発明にかかる一実施例のＦＥＴの電極形成方法を
工程順に示すいずれも断面図である。 １−−−−−−−一半絶縁性半導体基板２−−−−−−
−−動作層 ３Ｓ−−−−一−−−ソース電極 ３Ｇ−一−−−−−−ゲート電極 ３Ｄ −−−一−−−−ドレイン電極 ４−−−−−−−一絶縁膜（ＳｉＯｚ）５−−−−−−
−− Ｔｉ層 ５ａ −−−−−−−−（Ｔｉ層の）開孔部７−−−−
−−−− Ａｕ層（めっき）７ａ −−−−−一−−（
狭められた）開口部８−−−−−−一−Ｐｔ層
って形成される一例のＦＥＴの断面図、第２図ａ ＝
ｆは本発明にかかる一実施例のＦＥＴの電極形成方法を
工程順に示すいずれも断面図である。 １−−−−−−−一半絶縁性半導体基板２−−−−−−
−−動作層 ３Ｓ−−−−一−−−ソース電極 ３Ｇ−一−−−−−−ゲート電極 ３Ｄ −−−一−−−−ドレイン電極 ４−−−−−−−一絶縁膜（ＳｉＯｚ）５−−−−−−
−− Ｔｉ層 ５ａ −−−−−−−−（Ｔｉ層の）開孔部７−−−−
−−−− Ａｕ層（めっき）７ａ −−−−−一−−（
狭められた）開口部８−−−−−−一−Ｐｔ層
Claims (2)
- （１）半導体基板上にマスク層を被着する工程と、前記
マスク層に開口部を形成する工程と、前記開口部を狭め
る工程と、前記狭められた開口部内にリフトオフ法によ
り電極を形成する工程とを具備したことを特徴とする半
導体装置の電極形成方法。 - （２）マスク層を金属で形成し、マスク層にめっきを施
してその開口部の側壁にめっき層を被着させて開口部を
狭めることを特徴とする請求項１記載の半導体装置の電
極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP740788A JPH01183857A (ja) | 1988-01-19 | 1988-01-19 | 半導体装置の電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP740788A JPH01183857A (ja) | 1988-01-19 | 1988-01-19 | 半導体装置の電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01183857A true JPH01183857A (ja) | 1989-07-21 |
Family
ID=11665017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP740788A Pending JPH01183857A (ja) | 1988-01-19 | 1988-01-19 | 半導体装置の電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01183857A (ja) |
-
1988
- 1988-01-19 JP JP740788A patent/JPH01183857A/ja active Pending
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