JPS62162364A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62162364A JPS62162364A JP459486A JP459486A JPS62162364A JP S62162364 A JPS62162364 A JP S62162364A JP 459486 A JP459486 A JP 459486A JP 459486 A JP459486 A JP 459486A JP S62162364 A JPS62162364 A JP S62162364A
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- JP
- Japan
- Prior art keywords
- resist
- width
- opening
- substrate
- mask
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ）産業上の利用分野
零発明は、半導体装置の製造方法に関し、特に微細な線
幅のＴＩＬ極や配線を形成Ｖるものである。
幅のＴＩＬ極や配線を形成Ｖるものである。
口）従来の技術
半導体装置の電極や配線を選択的に形成する方法として
、リフトオフがある。これは基板上にレジストを開孔し
、該レジストを選択的に露光し１、現像してレジストを
開孔し、その上から電極材料を蒸刀させ、レジストとレ
ジスト上の電極材料を除去することで、レジストの開孔
部分のみで基板上に電極を形成するものである。
、リフトオフがある。これは基板上にレジストを開孔し
、該レジストを選択的に露光し１、現像してレジストを
開孔し、その上から電極材料を蒸刀させ、レジストとレ
ジスト上の電極材料を除去することで、レジストの開孔
部分のみで基板上に電極を形成するものである。
一般にレジストの選択的な露光は、マスクを用いて行わ
れる。紫外線あるいは遠紫外線による露光で開孔された
レノストをマスクとして用いて形成した電極の実現可能
な最小線幅は０．５μｍ程度である。これ以下の線幅を
得る手段としては、Ｘ線による露光や、マスクを用いず
にレジストを電子ビームで直接描画するものがある。し
かしＸ線露光の場合、Ｘ線露光用マスクの製作が難しく
、多くの工程を必要とし製作コストが高く、また電子ビ
ームで直接描画する場合は、描画時間が非常に長くなる
ので、製造能率が極端に悪く量産には不向きであるとい
った欠点を有している。
れる。紫外線あるいは遠紫外線による露光で開孔された
レノストをマスクとして用いて形成した電極の実現可能
な最小線幅は０．５μｍ程度である。これ以下の線幅を
得る手段としては、Ｘ線による露光や、マスクを用いず
にレジストを電子ビームで直接描画するものがある。し
かしＸ線露光の場合、Ｘ線露光用マスクの製作が難しく
、多くの工程を必要とし製作コストが高く、また電子ビ
ームで直接描画する場合は、描画時間が非常に長くなる
ので、製造能率が極端に悪く量産には不向きであるとい
った欠点を有している。
電界効果型トランジスタ（以下ＦＥＴという）、特にＧ
ａＡｓを用いたショットキ障壁によるＦＥＴは、高電子
移動度を有するので超高周波数素子として使用きれる。
ａＡｓを用いたショットキ障壁によるＦＥＴは、高電子
移動度を有するので超高周波数素子として使用きれる。
特開昭５２−４５２８０号公報に記載されているように
ＦＥＴのマイクロ波特性を向上笛せる（特にＩＩＪ Ｕ
指数の低ｆｉ）にはゲート長の短縮が必要である。
ＦＥＴのマイクロ波特性を向上笛せる（特にＩＩＪ Ｕ
指数の低ｆｉ）にはゲート長の短縮が必要である。
ハ〉 発明が解決しようとする問題点
上述の如く、ＦＥＴのマイクロ波特性を向上させる為に
ゲート長を后くする必要があるにも拘わらず、その線幅
はマスクパターンの転写で得られるし・、；ストの開孔
幅で制限されていた。更にＸ線露光や電子ビームによる
直接描画は生産性が悪く量産には不向きであった。
ゲート長を后くする必要があるにも拘わらず、その線幅
はマスクパターンの転写で得られるし・、；ストの開孔
幅で制限されていた。更にＸ線露光や電子ビームによる
直接描画は生産性が悪く量産には不向きであった。
本発明は、従来の紫外線あるいは遠紫外線等を用いた露
光によるマスクパターンのレジストへの転写によって得
られる線幅に制限される事なく、より狭い幅の電極を形
成することを目的とするものである。
光によるマスクパターンのレジストへの転写によって得
られる線幅に制限される事なく、より狭い幅の電極を形
成することを目的とするものである。
二）問題点を解決するための手段
本発明は半導体装置の製造方法であって、基板上にレジ
ストを塗布し、該レジストを選択的に開孔し１、レジス
トの開孔部において露出している基板表面上に堆積しな
いように基板表面に対して斜めの１向から幅調節膜を堆
積させることを含むものである。
ストを塗布し、該レジストを選択的に開孔し１、レジス
トの開孔部において露出している基板表面上に堆積しな
いように基板表面に対して斜めの１向から幅調節膜を堆
積させることを含むものである。
ホ〉 作用
基板表面に対し工斜め方向から幅調節膜の堆積をさ七る
ので、幅調節膜を堆積許せる方向と交差するレジストの
開孔部では、相対する開孔部での幅調節膜の堆積が偏り
、−・方の辺において開孔部２狭くするように堆積きれ
る。
ので、幅調節膜を堆積許せる方向と交差するレジストの
開孔部では、相対する開孔部での幅調節膜の堆積が偏り
、−・方の辺において開孔部２狭くするように堆積きれ
る。
へ）実施例
本発明１法をＦＥＴの製作に適用した場合について、以
下に第１図Ａ乃至Ｈを参照しつつ説明する。
下に第１図Ａ乃至Ｈを参照しつつ説明する。
半絶縁性ＧａＡｓ基板（１）上にｎ−型バ・ンファ層（
２）、ｎ型動作層（３）及びｎ−型高導伝層（４）を気
相成長法によ杓連続してエピタキノヤル成長する（第１
図Ａ〉。高導伝層（４）上にオーミ・／り接触する金属
（例えば、ＡｕＧｅ−Ｎ１−Ａｕ）を選択的に蒸着させ
てソース′醒極（５）及びドレイン電極（６）を形成す
る（同図Ｂ）。次にこの基板上全面にレジス１−（７）
を塗布する〈同図Ｃ）、レジスト（７）の膜厚くソース
電極（５）及びドレイン電極（６）のない部分の膜厚で
ある）は３．５μｍである。そして、図示しないマスク
を介して１μｍの幅で露光し、現像してレジスト（７）
の開孔を行う（同図Ｄ）。第２図に示すように電子サイ
クロトロン共鳴プラズマＣＶＤ装置（２０）（以下ＥＣ
Ｒブラ、（マｃＶＤ装置と称する。ＥＣＲプラズマＣＶ
Ｄ装置については’ Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａ
ｃｔｓ ｏｆ ｔｈｅ １６ｔｈ Ｃｏｎｆｅｒｅｎｃ
ｅｏｎ ５ｏｌｉｄ ５ｔａｔｅ Ｄｅｖｌｃｅｓ ａ
ｎｄ Ｍａｔｅｒｉａｌｓ Ｋｏｂｅ、 Ｊ（１９８４
第４５９頁乃至第４６２頁に詳しい。）のデポジション
室（２１）内に基板表面に対して堆積方向が斜めになる
ように開孔されたレジスト〈７〉をもつ基板（１）をセ
ットする。ここで（２２）はマグネットコイル、（２３
）はプラズマ室、（２４）は導波管である。
２）、ｎ型動作層（３）及びｎ−型高導伝層（４）を気
相成長法によ杓連続してエピタキノヤル成長する（第１
図Ａ〉。高導伝層（４）上にオーミ・／り接触する金属
（例えば、ＡｕＧｅ−Ｎ１−Ａｕ）を選択的に蒸着させ
てソース′醒極（５）及びドレイン電極（６）を形成す
る（同図Ｂ）。次にこの基板上全面にレジス１−（７）
を塗布する〈同図Ｃ）、レジスト（７）の膜厚くソース
電極（５）及びドレイン電極（６）のない部分の膜厚で
ある）は３．５μｍである。そして、図示しないマスク
を介して１μｍの幅で露光し、現像してレジスト（７）
の開孔を行う（同図Ｄ）。第２図に示すように電子サイ
クロトロン共鳴プラズマＣＶＤ装置（２０）（以下ＥＣ
Ｒブラ、（マｃＶＤ装置と称する。ＥＣＲプラズマＣＶ
Ｄ装置については’ Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａ
ｃｔｓ ｏｆ ｔｈｅ １６ｔｈ Ｃｏｎｆｅｒｅｎｃ
ｅｏｎ ５ｏｌｉｄ ５ｔａｔｅ Ｄｅｖｌｃｅｓ ａ
ｎｄ Ｍａｔｅｒｉａｌｓ Ｋｏｂｅ、 Ｊ（１９８４
第４５９頁乃至第４６２頁に詳しい。）のデポジション
室（２１）内に基板表面に対して堆積方向が斜めになる
ように開孔されたレジスト〈７〉をもつ基板（１）をセ
ットする。ここで（２２）はマグネットコイル、（２３
）はプラズマ室、（２４）は導波管である。
この状態でレジスト（７）上に、幅調節膜である酸化シ
リコン膜（８）を８０００人堆積させる（同図Ｆ〉。
リコン膜（８）を８０００人堆積させる（同図Ｆ〉。
ただしこの時、露出している基板表面上には堆積しない
ように堆積方向と基板表面との角度を設定しである。デ
ポジションの条件としては、ＳｉＨ４，２０ＳＣＣＭ／
分、０２２０ｓｃｃＭ／分及びマイクロ波出力３００Ｗ
である。幅調節膜として窒化シリコン膜を堆積させても
よい。ＥＣＲブラスマＣＶＤ方法はそのデポジションに
指向性があるため、酸化ンリコン膜（８）の堆積によっ
てレジスト（７）の開孔部は図示するようにフォトエツ
チングで得られた開孔幅を狭くしており、その寸法は０
．２５Ａ＋ｍとなった。酸化シリコン膜（８）及びレジ
スト（７）での開孔部から基板を動作Ｊｉｉ（３）に達
するまで酒石酸系エッチャントでケミカルエツチングし
て、リセス部（９）を形成する（同図Ｆ）。このリセス
部（９）に酸化シリコン膜（８）をマスクとしてショッ
トキ金属、例えばＡｎを蒸着してゲート電極（ｌＯ）を
形成する（同図Ｇ）、このゲート電極（ｌＯ）の幅は、
酸化シリコン膜（８）によって決まる開孔幅の０．２５
ｕ ｍであって、レジスト（７）の開孔幅の１μｍより
も狭いものである。最後にレジスト（７）及び酸化シリ
コン膜（８）を除去してＦＥＴが完成する（同図Ｈ）。
ように堆積方向と基板表面との角度を設定しである。デ
ポジションの条件としては、ＳｉＨ４，２０ＳＣＣＭ／
分、０２２０ｓｃｃＭ／分及びマイクロ波出力３００Ｗ
である。幅調節膜として窒化シリコン膜を堆積させても
よい。ＥＣＲブラスマＣＶＤ方法はそのデポジションに
指向性があるため、酸化ンリコン膜（８）の堆積によっ
てレジスト（７）の開孔部は図示するようにフォトエツ
チングで得られた開孔幅を狭くしており、その寸法は０
．２５Ａ＋ｍとなった。酸化シリコン膜（８）及びレジ
スト（７）での開孔部から基板を動作Ｊｉｉ（３）に達
するまで酒石酸系エッチャントでケミカルエツチングし
て、リセス部（９）を形成する（同図Ｆ）。このリセス
部（９）に酸化シリコン膜（８）をマスクとしてショッ
トキ金属、例えばＡｎを蒸着してゲート電極（ｌＯ）を
形成する（同図Ｇ）、このゲート電極（ｌＯ）の幅は、
酸化シリコン膜（８）によって決まる開孔幅の０．２５
ｕ ｍであって、レジスト（７）の開孔幅の１μｍより
も狭いものである。最後にレジスト（７）及び酸化シリ
コン膜（８）を除去してＦＥＴが完成する（同図Ｈ）。
斯様にして得られた０、２５μｍのゲート長をもつＦＥ
Ｔの雑音指数ＮＦｍ１ｎ及び利得Ｇａ１ｎは、従来（７
）０．５ｕｍゲート長をもつＦＥＴのＮＦｍ１ｎが２．
０ｄＢ、Ｇａ１ｎがａ、３ｄＴ３程度であるのに較べて
、ＮＦｍ１ｎが１．３ｄ Ｂ、 Ｇａ１ｎが１０ｄＢ以
上と大幅な特性の改善がされている。また、ゲートがド
レイン寄りに形成することができるのでソース・ゲート
耐圧の向上もされる。ゲート電極をリセス部の中央寄り
に形成したいときは第３図に示す様に、２度に互って酸
化シリコン膜の堆積（それぞれ４０００人の膜厚）させ
て酸化シリコン膜の空隙がレジストの開孔部の中央寄り
になるようにすればよい。
Ｔの雑音指数ＮＦｍ１ｎ及び利得Ｇａ１ｎは、従来（７
）０．５ｕｍゲート長をもつＦＥＴのＮＦｍ１ｎが２．
０ｄＢ、Ｇａ１ｎがａ、３ｄＴ３程度であるのに較べて
、ＮＦｍ１ｎが１．３ｄ Ｂ、 Ｇａ１ｎが１０ｄＢ以
上と大幅な特性の改善がされている。また、ゲートがド
レイン寄りに形成することができるのでソース・ゲート
耐圧の向上もされる。ゲート電極をリセス部の中央寄り
に形成したいときは第３図に示す様に、２度に互って酸
化シリコン膜の堆積（それぞれ４０００人の膜厚）させ
て酸化シリコン膜の空隙がレジストの開孔部の中央寄り
になるようにすればよい。
尚、本実施例では、ソース及びドレインでの抵抗を低減
させるために、動作層上に高導伝層を成長させて、高導
伝層です一ミック接触をとっているので、ゲート電極形
成時にリセス部を形成して動作層を露出させる必要があ
るが、必ずしも高導伝層を成長させる必要はなく、高導
伝層を成長許せない時は、リセス部を形成する必要もな
い。
させるために、動作層上に高導伝層を成長させて、高導
伝層です一ミック接触をとっているので、ゲート電極形
成時にリセス部を形成して動作層を露出させる必要があ
るが、必ずしも高導伝層を成長させる必要はなく、高導
伝層を成長許せない時は、リセス部を形成する必要もな
い。
また、実施例としてＦＥＴのゲート電極を形成するもの
であるが、本発明は、ゲート電極だけでなく半導体装置
の製造過程における特定領域の選択、例えば配線層を設
ける場所の限定にも適用される。
であるが、本発明は、ゲート電極だけでなく半導体装置
の製造過程における特定領域の選択、例えば配線層を設
ける場所の限定にも適用される。
ト）発明の効果
本発明は以上の説明から明らかな如く、レジストの開孔
部にＥＣＲブラスマＣＶＤによって斜め方向から酸化シ
リコン膜や窒化シリコン膜を堆積させて開孔部の開孔幅
を狭くすることができるので、この幅調節膜である酸化
シリコン膜あるいは窒化シリコン膜をマスクとして形成
したゲート電極は、従来のフォト・エツチングで実現可
能な線幅よりも狭い線幅となる。従ってゲート・長の短
縮が図られるので、ＦＥＴの特性の大幅な改善がきれる
。
部にＥＣＲブラスマＣＶＤによって斜め方向から酸化シ
リコン膜や窒化シリコン膜を堆積させて開孔部の開孔幅
を狭くすることができるので、この幅調節膜である酸化
シリコン膜あるいは窒化シリコン膜をマスクとして形成
したゲート電極は、従来のフォト・エツチングで実現可
能な線幅よりも狭い線幅となる。従ってゲート・長の短
縮が図られるので、ＦＥＴの特性の大幅な改善がきれる
。
第１図Ａ乃至Ｈは本発明方法の一実施例の工程説明図、
第２図は本発明方法に係る一工程の説明図、第３図は他
の実施例の説＋１ＪＩ図である。 （１〉・・・半絶縁性ＧａＡｓ基板、（３〉・・・動作
層、（５）・・・ソース電極、（６）・・・ドレイン電
極、（７）・・・ｔ・シスト、（８）・・・酸化シリコ
ン膜（幅調節膜）、（１０）・・・ゲート電極、（２０
）・・・ＥＣＲブラズ７ＣＶＤ装置、（２１）・・・デ
ポジション室。
第２図は本発明方法に係る一工程の説明図、第３図は他
の実施例の説＋１ＪＩ図である。 （１〉・・・半絶縁性ＧａＡｓ基板、（３〉・・・動作
層、（５）・・・ソース電極、（６）・・・ドレイン電
極、（７）・・・ｔ・シスト、（８）・・・酸化シリコ
ン膜（幅調節膜）、（１０）・・・ゲート電極、（２０
）・・・ＥＣＲブラズ７ＣＶＤ装置、（２１）・・・デ
ポジション室。
Claims (1)
- １）基板上にレジストを塗布し、該レジストを選択的に
開孔し、レジストの開孔部において露出している基板表
面上に堆積しないように基板表面に対して斜め方向から
幅調節膜を堆積させることを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP459486A JPS62162364A (ja) | 1986-01-13 | 1986-01-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP459486A JPS62162364A (ja) | 1986-01-13 | 1986-01-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62162364A true JPS62162364A (ja) | 1987-07-18 |
Family
ID=11588368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP459486A Pending JPS62162364A (ja) | 1986-01-13 | 1986-01-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62162364A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5353764A (en) * | 1992-01-16 | 1994-10-11 | Japan Electronic Control Systems Co., Ltd. | Electronically controlled fuel supply method and device for internal combustion engine |
| US5394849A (en) * | 1993-12-07 | 1995-03-07 | Unisia Jecs Corporation | Method of and an apparatus for controlling the quantity of fuel supplied to an internal combustion engine |
| US5579737A (en) * | 1993-07-21 | 1996-12-03 | Unisia Jecs Corporation | Method and apparatus for electronically controlling a fuel supply to an internal combustion engine |
| CN111261500A (zh) * | 2020-01-21 | 2020-06-09 | 淄博探微纳米科技有限责任公司 | 一种功率器件的制作方法及制作功率器件的装置 |
-
1986
- 1986-01-13 JP JP459486A patent/JPS62162364A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5353764A (en) * | 1992-01-16 | 1994-10-11 | Japan Electronic Control Systems Co., Ltd. | Electronically controlled fuel supply method and device for internal combustion engine |
| US5579737A (en) * | 1993-07-21 | 1996-12-03 | Unisia Jecs Corporation | Method and apparatus for electronically controlling a fuel supply to an internal combustion engine |
| US5645035A (en) * | 1993-07-21 | 1997-07-08 | Unisia Jecs Corporation | Method and apparatus for electronically controlling a fuel supply to an internal combustion engine |
| US5394849A (en) * | 1993-12-07 | 1995-03-07 | Unisia Jecs Corporation | Method of and an apparatus for controlling the quantity of fuel supplied to an internal combustion engine |
| CN111261500A (zh) * | 2020-01-21 | 2020-06-09 | 淄博探微纳米科技有限责任公司 | 一种功率器件的制作方法及制作功率器件的装置 |
| CN111261500B (zh) * | 2020-01-21 | 2023-11-17 | 淄博探微纳米科技有限责任公司 | 一种功率器件的制作方法及制作功率器件的装置 |
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