JPH0216734A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0216734A JPH0216734A JP16740188A JP16740188A JPH0216734A JP H0216734 A JPH0216734 A JP H0216734A JP 16740188 A JP16740188 A JP 16740188A JP 16740188 A JP16740188 A JP 16740188A JP H0216734 A JPH0216734 A JP H0216734A
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Landscapes
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- Drying Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
げ） 産業上の利用分野
本発明は、半導体装置の製造方法に関し、特に微細な線
幅の電極や配線を形成する方法に関する。
幅の電極や配線を形成する方法に関する。
（ロ）従来の技術
半導体装置の電極や配線を選択的に形成する方法として
、リフトオフがある。これは基板上にフォトレジストを
塗布し、該フォトレジストを選択的に露光し、現像して
フォトレジストを開孔し、その上から電極材料を蒸着さ
せ、フォトレジストとフォトレジスト上の電極材料を除
去することで、フォトレジストの開孔部分のみで基板上
に電極を形成するものであるう 一般にフォトレジストの選択的な露光はマスクを用いて
行われるっ紫外線あるいは、遠紫外線による露光で開孔
されたフォトレジストをマスクとして用いて形成した電
極の実現可能な最小線幅はα５μｍ程度である。これ以
下の線幅を得る手段としては、Ｘ線による露光、エキシ
マレーザによる露光、あるいはマスクを用いずζこフォ
トレジストを電子ビームで直接描画するものがある。し
かし、ｘ！ｌ！！！光の場合、Ｘ線露光用マスクの製作
が難しく、多くの工程を必要とし製作コストが高く、エ
キシマレーザ露光の場合、露光源が短寿命である等、露
光装置が確立していない。また、電子ビームで直接描画
する場合は、描画時間が非常に長くなるので、製造能率
が楢端に悪く量産には不向きであるといった欠点を有し
ている。これらの技術は５ｏｌｉｄ ５ｔａｔｅ ｔｅ
ｃｈｎｏｌｏｇｙ／日本版／Ａｕｇｕｓｔ １９Ｂ６
ｐ５２〜５９ ｒ高速ＧａＡｓ ＦＥＴのためのマイク
ロリングラフィ技術」に詳しい。
、リフトオフがある。これは基板上にフォトレジストを
塗布し、該フォトレジストを選択的に露光し、現像して
フォトレジストを開孔し、その上から電極材料を蒸着さ
せ、フォトレジストとフォトレジスト上の電極材料を除
去することで、フォトレジストの開孔部分のみで基板上
に電極を形成するものであるう 一般にフォトレジストの選択的な露光はマスクを用いて
行われるっ紫外線あるいは、遠紫外線による露光で開孔
されたフォトレジストをマスクとして用いて形成した電
極の実現可能な最小線幅はα５μｍ程度である。これ以
下の線幅を得る手段としては、Ｘ線による露光、エキシ
マレーザによる露光、あるいはマスクを用いずζこフォ
トレジストを電子ビームで直接描画するものがある。し
かし、ｘ！ｌ！！！光の場合、Ｘ線露光用マスクの製作
が難しく、多くの工程を必要とし製作コストが高く、エ
キシマレーザ露光の場合、露光源が短寿命である等、露
光装置が確立していない。また、電子ビームで直接描画
する場合は、描画時間が非常に長くなるので、製造能率
が楢端に悪く量産には不向きであるといった欠点を有し
ている。これらの技術は５ｏｌｉｄ ５ｔａｔｅ ｔｅ
ｃｈｎｏｌｏｇｙ／日本版／Ａｕｇｕｓｔ １９Ｂ６
ｐ５２〜５９ ｒ高速ＧａＡｓ ＦＥＴのためのマイク
ロリングラフィ技術」に詳しい。
電界効果型トランジスタ（ＦＥＴ）、特にＧａＡｓを用
いたショットキ障害によるＦＥＴや、ヘテロ接合界面に
蓄積する高移動電子を利用したＨＥＭＴ、特にＧａＡｓ
／ＡｅＧａＡｓヘテロ接合を有するＨＥＭＴは高電子移
動度を有するので超高周波数素子として使用される Ｆ
ＥＴやＨＥＭＴのマイクロ波特性を向上させる（特に雑
音指数の低下）には、ゲート長の短縮が必要である。
いたショットキ障害によるＦＥＴや、ヘテロ接合界面に
蓄積する高移動電子を利用したＨＥＭＴ、特にＧａＡｓ
／ＡｅＧａＡｓヘテロ接合を有するＨＥＭＴは高電子移
動度を有するので超高周波数素子として使用される Ｆ
ＥＴやＨＥＭＴのマイクロ波特性を向上させる（特に雑
音指数の低下）には、ゲート長の短縮が必要である。
ｅ→ 発明が解決しようとする課題
上述の如く、ＦＥＴ％ＨＥＭＴのマイクロ波特性を向上
させる為にはゲート長を短くする必要があと塔にもかか
わらず、その線幅はマスクパターンの転写で得られるフ
ォトレジストの開孔幅で制されてなかったり、生産性が
悪く量産には不向きであった。
させる為にはゲート長を短くする必要があと塔にもかか
わらず、その線幅はマスクパターンの転写で得られるフ
ォトレジストの開孔幅で制されてなかったり、生産性が
悪く量産には不向きであった。
本発明は従来の紫外線あるいは遠紫外線等を用いた露光
によるマスクパターンのフォトレジストへの転写によっ
て得られる線幅に制限される事なく、より狭い幅の電極
を形成することを目的とするものである。
によるマスクパターンのフォトレジストへの転写によっ
て得られる線幅に制限される事なく、より狭い幅の電極
を形成することを目的とするものである。
に）課題を解決するための手段
本発明は、基板上に絶縁膜を形成する工程と、前記絶縁
股上にフォトレジストを形成する工程と、前記フォトレ
ジストにＭｌの開孔を形成する工程と、前記第１の開孔
からイオン衝撃を有するドライエツチングにより前記第
１の開孔により露出された前記絶縁膜の中央部分をエツ
チングし第２の開孔を形成する工程と、前記第２の開孔
から前記基板上に金属膜を形成する工程と、を含むこと
を特徴とする半導体装置の製造方法である。
股上にフォトレジストを形成する工程と、前記フォトレ
ジストにＭｌの開孔を形成する工程と、前記第１の開孔
からイオン衝撃を有するドライエツチングにより前記第
１の開孔により露出された前記絶縁膜の中央部分をエツ
チングし第２の開孔を形成する工程と、前記第２の開孔
から前記基板上に金属膜を形成する工程と、を含むこと
を特徴とする半導体装置の製造方法である。
（ホ）作用
イオン衝撃を有するドライエツチングを用いて第１の開
孔により露出された絶縁膜をエツチングすると、保護膜
効果（マスク材料効果）により、前記露出された絶縁膜
の中央部分のみが開孔されるっこれは、例えば、第１の
開孔により露出されたＳｉ３Ｎ４膜をＣＦ４＋０２ガス
で反応性イオンエツチング（イオン衝撃によるドライエ
ツチング）すると、露出されたＳｉ３Ｎ４膜のフォトレ
ジストに近接する部分のエツチング速度が低下するとい
う現象である。この原理は、イオン衝撃によりフォトレ
ジスト材料がわずかにスパッタ除去され、この除去され
た材料が前記近接する部分に付着し、保護膜となるから
であり、また、この保護作用はフォトレジストから離間
する番ζ従い低くなる（最も低い位置は露出されたＳｉ
３Ｎ４膜の中央）。
孔により露出された絶縁膜をエツチングすると、保護膜
効果（マスク材料効果）により、前記露出された絶縁膜
の中央部分のみが開孔されるっこれは、例えば、第１の
開孔により露出されたＳｉ３Ｎ４膜をＣＦ４＋０２ガス
で反応性イオンエツチング（イオン衝撃によるドライエ
ツチング）すると、露出されたＳｉ３Ｎ４膜のフォトレ
ジストに近接する部分のエツチング速度が低下するとい
う現象である。この原理は、イオン衝撃によりフォトレ
ジスト材料がわずかにスパッタ除去され、この除去され
た材料が前記近接する部分に付着し、保護膜となるから
であり、また、この保護作用はフォトレジストから離間
する番ζ従い低くなる（最も低い位置は露出されたＳｉ
３Ｎ４膜の中央）。
（へ）実施例
本発明方法をＭＥＳＦＥＴの作製に適用した第１の実施
例について第１図［ａｌ乃至ｔｅｌを参照しつつ説明す
る。
例について第１図［ａｌ乃至ｔｅｌを参照しつつ説明す
る。
半絶縁性ＧａＡｓ基板（１）上にｎ 型バッファ層（２
）、ｎ型動作層（３）及びｎ 型高導電層（４）を気相
成長法により連続してエピタキシャル成長する（第１図
（ａ））っ 高導電層（４）上に電子サイクロトロン共鳴プラズマＣ
ＶＤ法により、絶縁膜（Ｓｉ３Ｎ４膜）（５）を５０Ｏ
Ａ成長する。このときの成長温度は２００℃であり、成
長されたＳｉ３Ｎ４膜（５）は応力のない膜である。尚
、Ｓｉ３Ｎ４膜に代えて、Ｓｉｏ２膜を用いることもで
きる。続いて、オーミック電極が形成される予定の場所
に開孔を有するフォトレジストを形成し、該フォトレジ
ストをマスクとして５ｉ５Ｎ４膜（５）をエツチングし
た後、Ａｕ−Ｇｅ／Ｎｉ／Ａｕ等のオーミック電極金属
を蒸着し、リフトオフ法によりオーミックｔｉ（６１（
７）を形成する（第１図（ｂ］）。
）、ｎ型動作層（３）及びｎ 型高導電層（４）を気相
成長法により連続してエピタキシャル成長する（第１図
（ａ））っ 高導電層（４）上に電子サイクロトロン共鳴プラズマＣ
ＶＤ法により、絶縁膜（Ｓｉ３Ｎ４膜）（５）を５０Ｏ
Ａ成長する。このときの成長温度は２００℃であり、成
長されたＳｉ３Ｎ４膜（５）は応力のない膜である。尚
、Ｓｉ３Ｎ４膜に代えて、Ｓｉｏ２膜を用いることもで
きる。続いて、オーミック電極が形成される予定の場所
に開孔を有するフォトレジストを形成し、該フォトレジ
ストをマスクとして５ｉ５Ｎ４膜（５）をエツチングし
た後、Ａｕ−Ｇｅ／Ｎｉ／Ａｕ等のオーミック電極金属
を蒸着し、リフトオフ法によりオーミックｔｉ（６１（
７）を形成する（第１図（ｂ］）。
次に、１１５μｍ幅の第１の開孔（８）を有する膜厚１
μｍのポジ型ＤｅｅｐＵＶフォトレジスト（９）を形成
する（第１図（Ｃ））。ここでは、電子線レジスト化増
感剤を入れた０ＥＢＲ−１０００Ｍ（東京応化工業■社
製）を使用し、露光光源としてＤｅｅｐＵＶ光源（２５
０ｎｍ）を用いた。また、ゴム系フォトレジスト、ノボ
ラック系フォトレジストを使用することもできる。
μｍのポジ型ＤｅｅｐＵＶフォトレジスト（９）を形成
する（第１図（Ｃ））。ここでは、電子線レジスト化増
感剤を入れた０ＥＢＲ−１０００Ｍ（東京応化工業■社
製）を使用し、露光光源としてＤｅｅｐＵＶ光源（２５
０ｎｍ）を用いた。また、ゴム系フォトレジスト、ノボ
ラック系フォトレジストを使用することもできる。
次に、反応性イオンビームエツチング（ＲＩＥ）により
フォトレジスト（９）をマスクとしてＳｉ３Ｎ４膜（５
）をエツチングし、ｃＬ１５μｍ幅の第２の開孔α■を
形成する（第１図１山）。このエツチングでは保護膜効
果により、マスクパターンが１５μｍであってもα１５
μｍ幅の第２の開孔α■を得ることもできる。ＲＩＥ条
件は、ＣＦ４＋０２（１５％）１．／／ス流ｆｉｔ １
０ ｓｃｃｍ、ガス圧力α３Ｔｏｒｒ、ＲＦ電力２００
Ｗ（密度０．２８Ｗ／ｄ）、＊／Ｌ／７／（イアＸＶＤ
Ｃ−１５０Ｖとし、また、エツチング時間はｔ＋Ｉ１３
を秒（ただし、ｔは〕オドレジストが全く無い状態で前
記Ｓｉ３Ｎ４膜（５）と同一のＳｉ３Ｎ４膜をエツチン
グする場合のジャストエツチング時間である。）とした
１本実施例ではｔ＋α３を秒は℃ 約４０秒であるっこの０．３Ａ８＋のオーバエツチング
は、第２の開孔ααが形成される部分も保護膜効果によ
り保護されエツチング速度が遅くなるために必要となる
ものである。また、第２の開孔０■の幅はＲＩＥ条件、
エツチング時間により制御できるう次に、第２の開孔α
Ｏから基板を動作層（３）に達するまで、リン酸：過酸
化水素水：水のエツチング液でエツチングして、リセス
部αυを形成する。続いて、フォトレジスト（９）をマ
スクとして、ＡＩ！等のゲート金属を蒸着し、リフトオ
フ法によりゲート電極０２）を形成する（第１図（ｅ）
）。
フォトレジスト（９）をマスクとしてＳｉ３Ｎ４膜（５
）をエツチングし、ｃＬ１５μｍ幅の第２の開孔α■を
形成する（第１図１山）。このエツチングでは保護膜効
果により、マスクパターンが１５μｍであってもα１５
μｍ幅の第２の開孔α■を得ることもできる。ＲＩＥ条
件は、ＣＦ４＋０２（１５％）１．／／ス流ｆｉｔ １
０ ｓｃｃｍ、ガス圧力α３Ｔｏｒｒ、ＲＦ電力２００
Ｗ（密度０．２８Ｗ／ｄ）、＊／Ｌ／７／（イアＸＶＤ
Ｃ−１５０Ｖとし、また、エツチング時間はｔ＋Ｉ１３
を秒（ただし、ｔは〕オドレジストが全く無い状態で前
記Ｓｉ３Ｎ４膜（５）と同一のＳｉ３Ｎ４膜をエツチン
グする場合のジャストエツチング時間である。）とした
１本実施例ではｔ＋α３を秒は℃ 約４０秒であるっこの０．３Ａ８＋のオーバエツチング
は、第２の開孔ααが形成される部分も保護膜効果によ
り保護されエツチング速度が遅くなるために必要となる
ものである。また、第２の開孔０■の幅はＲＩＥ条件、
エツチング時間により制御できるう次に、第２の開孔α
Ｏから基板を動作層（３）に達するまで、リン酸：過酸
化水素水：水のエツチング液でエツチングして、リセス
部αυを形成する。続いて、フォトレジスト（９）をマ
スクとして、ＡＩ！等のゲート金属を蒸着し、リフトオ
フ法によりゲート電極０２）を形成する（第１図（ｅ）
）。
尚、前記ゲート電極図はマツシュルーム形状（Ｔ型）と
なるので、ゲート長短縮に伴うゲート金属抵抗の増大に
よるマイクロ波特性の劣化はない。
なるので、ゲート長短縮に伴うゲート金属抵抗の増大に
よるマイクロ波特性の劣化はない。
また、第２の開孔αα幅の制御はＲＩＥ条件、エツチン
グ時間だけでなく、フォトレジスト（９）の膜厚によっ
ても可能である。例えば上述と同一のＲＩＥ条件、エツ
チング時間で一定幅（α５μｍ）の第１の開孔（８）を
有するフォトレジスト（９）の膜厚をα５μｍ〜１．５
μｍ（アスペクト比１〜３）に変化させると、得られる
第２の開孔００幅はアスペクト比１でα３μｍ１アスペ
クト比２で０．１５μｍ１アスペクト比３で０．１μｍ
以下となる。
グ時間だけでなく、フォトレジスト（９）の膜厚によっ
ても可能である。例えば上述と同一のＲＩＥ条件、エツ
チング時間で一定幅（α５μｍ）の第１の開孔（８）を
有するフォトレジスト（９）の膜厚をα５μｍ〜１．５
μｍ（アスペクト比１〜３）に変化させると、得られる
第２の開孔００幅はアスペクト比１でα３μｍ１アスペ
クト比２で０．１５μｍ１アスペクト比３で０．１μｍ
以下となる。
次に、本発明方法をＨＥＭＴの作製に適用した第２の実
施例について第２図（ａ）、ｒｂ）に従って説明する。
施例について第２図（ａ）、ｒｂ）に従って説明する。
半絶縁性ＧａＡｓ基板（１）上に、高純度ＧａＡｓ能動
層０３、高モル比Ａ ｌｘ Ｇａ １−ｘ Ａｓ キ
ャリア供給層（１４１、ＧａＡｓ保護層（２）を分子線
ビームエピタキシャル法により順次作製する（第２図（
ａ））。
層０３、高モル比Ａ ｌｘ Ｇａ １−ｘ Ａｓ キ
ャリア供給層（１４１、ＧａＡｓ保護層（２）を分子線
ビームエピタキシャル法により順次作製する（第２図（
ａ））。
以下のプロセスは第１の実施例と同様である。
ただし、リセス部αυはキャリア供給層１４）４こ達す
るまでとした。完成したＨＥＭＴ−）第２図（ｂ）Ｊこ
示す。
るまでとした。完成したＨＥＭＴ−）第２図（ｂ）Ｊこ
示す。
尚、リセス部（１１Ｊに生じる空間０ｅをゲート金属蒸
着特番ζ封じこむことができるので、不安定なＡＩ！Ｇ
ａＡｓ（リセス部αυにより露出している部分）の劣化
を抑止することができる。
着特番ζ封じこむことができるので、不安定なＡＩ！Ｇ
ａＡｓ（リセス部αυにより露出している部分）の劣化
を抑止することができる。
（ト）発明の効果
本発明は以上の説明から明らかな如く第１の開孔からイ
オン衝撃を有するドライエツチングを用いて形成された
第２の開孔の幅は第１の開孔のそれよりも狭いものとな
る。すなわち、従来のフォトエツチングで実現可能な線
幅よりも短いゲート長のゲート電極を得ることができ、
ＦＥＴ％ＨＥＭＴの特性の大幅な改善を図ることができ
る。
オン衝撃を有するドライエツチングを用いて形成された
第２の開孔の幅は第１の開孔のそれよりも狭いものとな
る。すなわち、従来のフォトエツチングで実現可能な線
幅よりも短いゲート長のゲート電極を得ることができ、
ＦＥＴ％ＨＥＭＴの特性の大幅な改善を図ることができ
る。
第１図（田乃至（ｅｌは本発明方法をＭＥＳＦＥＴの作
製に適用した第１の実施例の工程説明図、第２図（ａ）
、市）は本発明方法をＨＥＭＴの作製に適用した第２の
実施例の工程説明図である。 （１）・・・半絶縁性ＧａＡｓ基板、（２）・・・バッ
ファ層、（３）・・・動作層、（４）・・・高導電層、
（５）・・・絶縁膜、（８）・・・第１の開孔、（９）
・・・フォトレジスト、α■・・・第２の開孔、０１）
・・・リセス部。
製に適用した第１の実施例の工程説明図、第２図（ａ）
、市）は本発明方法をＨＥＭＴの作製に適用した第２の
実施例の工程説明図である。 （１）・・・半絶縁性ＧａＡｓ基板、（２）・・・バッ
ファ層、（３）・・・動作層、（４）・・・高導電層、
（５）・・・絶縁膜、（８）・・・第１の開孔、（９）
・・・フォトレジスト、α■・・・第２の開孔、０１）
・・・リセス部。
Claims (1)
- （１）基板上に絶縁膜を形成する工程と、前記絶縁膜上
にフォトレジストを形成する工程と、前記フォトレジス
トに第１の開孔を形成する工程と、前記第１の開孔から
イオン衝撃を有するドライエッチングを用いて前記第１
の開孔により露出された前記絶縁膜の中央部分をエッチ
ングし第２の開孔を形成する工程と、前記第２の開孔か
ら前記基板上に金属膜を形成する工程と、を含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16740188A JPH0216734A (ja) | 1988-07-05 | 1988-07-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16740188A JPH0216734A (ja) | 1988-07-05 | 1988-07-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0216734A true JPH0216734A (ja) | 1990-01-19 |
Family
ID=15849019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16740188A Pending JPH0216734A (ja) | 1988-07-05 | 1988-07-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0216734A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5139968A (en) * | 1989-03-03 | 1992-08-18 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a t-shaped gate electrode |
| US5409849A (en) * | 1990-01-24 | 1995-04-25 | Kabushiki Kaisha Toshiba | Method of manufacturing a compound semiconductor device having gate electrode self-aligned to source and drain electrodes |
-
1988
- 1988-07-05 JP JP16740188A patent/JPH0216734A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5139968A (en) * | 1989-03-03 | 1992-08-18 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a t-shaped gate electrode |
| US5409849A (en) * | 1990-01-24 | 1995-04-25 | Kabushiki Kaisha Toshiba | Method of manufacturing a compound semiconductor device having gate electrode self-aligned to source and drain electrodes |
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