JPH022642A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH022642A JPH022642A JP63147296A JP14729688A JPH022642A JP H022642 A JPH022642 A JP H022642A JP 63147296 A JP63147296 A JP 63147296A JP 14729688 A JP14729688 A JP 14729688A JP H022642 A JPH022642 A JP H022642A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（（） 産業上の利用分野
本発明は、半導体装置の＃遣方法に関し、特に微細な線
幅の！ｆｆｌや配線を形成する方法に関する。 （ロ）従来の技術 半導体装置の′ｗｔＦＭや配Ｍを選択的に形成する方法
として、リフトオフがある。これは基板上にレジスト膜
を塗布し、該レジスト膜を選択的に露光し、現像してレ
ジスト膜を開孔し、その上からｔ極材料を蒸着させ、レ
ジスト膜とレジスト膜上の電属材料を除去Ｔることで、
レジスト膜の開孔部分のみで基板上に電価を形成するも
のである。 一般にレジスト膜の選択的な４元はマスクを用いて行わ
れる。紫外線あるいは、遠紫外線による露光で開孔さｎ
几しジスト膜をマスクとして用いて形成し次Ｋｍの実現
可能な最小線幅は０．５μｍ程度である。こｎ以下の線
幅ｔ−得る手段としては、Ｘ！ｓによるＸ党や、マスク
を用Ｌｎ−／’Ｉｃレジスト膜’ｋ［子ビームでｉ接描
画するものがある。しかし、Ｘ＠露元の場合、Ｘ線露光
用マスクの農作が難しく、多くの工程を必要とし！Ｂ作
ココスト高く、ま九電子ビームで直接描画する場合は、
描画時間が非常に長くなるので、友造能率が極端に悪く
量産には不同きであるとい、九欠点を有している。 電界効果型トランジスタ（ＦＥＴ）、特にＧａＡｓを用
いたショットキ障壁によるＦＥＴや、ペテａ接合界面に
蓄積する高移動電子を利用し７？、ＨＥＭＴ、特にＧ
ＪＬＡ ８７ Ａｌ： Ｇ ａＡ ｓ ヘテａ接合を有
するＦ（ＥＭＴは高電子移動度を有するので超？ｒＪ周
波数素子として使用される。ＦＥＴ−？ＨＥＭＴのマイ
クロ波特性を同上させる（特に雑音指数の低下〕には、
ゲート長の短縮が必要である。 （、Ｊ 発明が解決しようとする諌題上述の如（、Ｆ
ＥＴ１８ＥＭＴのマイクロ波特性を向上させる為にはゲ
ート長を短くする必要があるのにもかかわらず、その線
幅はマスクパターンの転写で得らｎるレジスト膜の開孔
幅で制限さｎていた。更にＸ線露光や電子ビームに：る
直凄描画は生産性が悪く量産には不同きであつた。 本発明は従来の紫外線あるいは遠紫外線等を用いｙｔｌ
１党によるマスクパターンのレジスト膜への転写によっ
て得らｎる線幅に制限さｎる一ヅなく、。 より狭い幅のｗＬ極を形成することを目的とするもので
ある。 に）課題を解決する九めの手段 本発明は、基板上に下層レジスト膜を形成する工程と、
市紀下層レジスト膜上に上／！Ｉレジスト膜を形成する
工程と、前記上層レジスト膜を開孔する工程と１前記上
層レジスト膜をマスクとして基板表面に対して斜め方向
から前記下層レジスト膜を異方性エツチングする工程と
、前記上層レジスト膜及び前記下層レジスト膜をマスク
として基板表面に対して略垂直方向から第１の金属膜を
形成する工程と、前記第１の金、４膜、前記上層レジス
ト膜、及び前記下層レジスト膜をマスクとして基板表面
に対して斜め方向から第２の金属膜を形成する工程と、
前記第１の金属膜、該第１の金属膜上の前記第２の金属
膜、前記上層レジスト膜、及び前記下層レジスト膜を除
去する工程と、を含むことを特徴とする半導体装置の艮
造方法である。 （ホ）作用 基板表面に対して斜めに下層レジスト膜を異方性エツチ
ングし、基板表面に対して略垂直方向から第１の金属膜
を形成することで、開孔部（７ａ）が形成さｎる。そし
て、この開孔部（７ａ〕を通して基板表面に対して斜め
方向から第２の金属膜を形成すると、基板上に形成さｎ
／８第２の金属膜の幅は、上層レジストのパターニング
の幅よりも狭いものとなる。 （へ）実施例 本発明方法をＦＥＴのｆ’ｌｌ＝裂に適用した第１の実
施例について第１図人乃至Ｈを参照しつつ説明する。 半絶縁性ＧａＡａ基板＋１１上にｎ−型バッファ層（２
Ｊ、 ｎ型動作層（３）及びｎ＋型高導伝層（４）を気
相成長法にＸり連続してエピタキシャル成長する（第１
図人）。高導伝層（４）上に下層レジスト膜（５）（例
えばＰＭＭＡ）を８０００Ａ程度の厚さに塗布する（同
図８）、、続いて、下層レジスト膜（５）上に上；−レ
ジスト膜（６）（例えばＡＸ−１３５０）ｉ３０００Ａ
程度の厚さに塗布し、所定のマスクを用いて露光、現像
して、所定のパターンに開孔する（同図Ｃ）。上層レジ
スト膜（６）をマスクとして下層レジスト膜（５）を反
応性イオンビーム（例えば、反応ガスとしてＡｒ、加速
電圧１０００ Ｖ、ガス圧１−０−’Ｔｏｒｒ ）で異
方性エツチングして開孔する。この時イオンビームは基
板表面に対して５０ｃ′の方向からあててエツチングを
行う。すると、下層レジスト膜（５）は、基板表面に対
して斜めに形成さｎる（同図Ｄ〕。そして１ｉｔＩ記下
層レジスト膜（５）及び上層レジスト膜（６）をマスク
として、基板表面同図Ｅ〕。そして開孔部
幅の！ｆｆｌや配線を形成する方法に関する。 （ロ）従来の技術 半導体装置の′ｗｔＦＭや配Ｍを選択的に形成する方法
として、リフトオフがある。これは基板上にレジスト膜
を塗布し、該レジスト膜を選択的に露光し、現像してレ
ジスト膜を開孔し、その上からｔ極材料を蒸着させ、レ
ジスト膜とレジスト膜上の電属材料を除去Ｔることで、
レジスト膜の開孔部分のみで基板上に電価を形成するも
のである。 一般にレジスト膜の選択的な４元はマスクを用いて行わ
れる。紫外線あるいは、遠紫外線による露光で開孔さｎ
几しジスト膜をマスクとして用いて形成し次Ｋｍの実現
可能な最小線幅は０．５μｍ程度である。こｎ以下の線
幅ｔ−得る手段としては、Ｘ！ｓによるＸ党や、マスク
を用Ｌｎ−／’Ｉｃレジスト膜’ｋ［子ビームでｉ接描
画するものがある。しかし、Ｘ＠露元の場合、Ｘ線露光
用マスクの農作が難しく、多くの工程を必要とし！Ｂ作
ココスト高く、ま九電子ビームで直接描画する場合は、
描画時間が非常に長くなるので、友造能率が極端に悪く
量産には不同きであるとい、九欠点を有している。 電界効果型トランジスタ（ＦＥＴ）、特にＧａＡｓを用
いたショットキ障壁によるＦＥＴや、ペテａ接合界面に
蓄積する高移動電子を利用し７？、ＨＥＭＴ、特にＧ
ＪＬＡ ８７ Ａｌ： Ｇ ａＡ ｓ ヘテａ接合を有
するＦ（ＥＭＴは高電子移動度を有するので超？ｒＪ周
波数素子として使用される。ＦＥＴ−？ＨＥＭＴのマイ
クロ波特性を同上させる（特に雑音指数の低下〕には、
ゲート長の短縮が必要である。 （、Ｊ 発明が解決しようとする諌題上述の如（、Ｆ
ＥＴ１８ＥＭＴのマイクロ波特性を向上させる為にはゲ
ート長を短くする必要があるのにもかかわらず、その線
幅はマスクパターンの転写で得らｎるレジスト膜の開孔
幅で制限さｎていた。更にＸ線露光や電子ビームに：る
直凄描画は生産性が悪く量産には不同きであつた。 本発明は従来の紫外線あるいは遠紫外線等を用いｙｔｌ
１党によるマスクパターンのレジスト膜への転写によっ
て得らｎる線幅に制限さｎる一ヅなく、。 より狭い幅のｗＬ極を形成することを目的とするもので
ある。 に）課題を解決する九めの手段 本発明は、基板上に下層レジスト膜を形成する工程と、
市紀下層レジスト膜上に上／！Ｉレジスト膜を形成する
工程と、前記上層レジスト膜を開孔する工程と１前記上
層レジスト膜をマスクとして基板表面に対して斜め方向
から前記下層レジスト膜を異方性エツチングする工程と
、前記上層レジスト膜及び前記下層レジスト膜をマスク
として基板表面に対して略垂直方向から第１の金属膜を
形成する工程と、前記第１の金、４膜、前記上層レジス
ト膜、及び前記下層レジスト膜をマスクとして基板表面
に対して斜め方向から第２の金属膜を形成する工程と、
前記第１の金属膜、該第１の金属膜上の前記第２の金属
膜、前記上層レジスト膜、及び前記下層レジスト膜を除
去する工程と、を含むことを特徴とする半導体装置の艮
造方法である。 （ホ）作用 基板表面に対して斜めに下層レジスト膜を異方性エツチ
ングし、基板表面に対して略垂直方向から第１の金属膜
を形成することで、開孔部（７ａ）が形成さｎる。そし
て、この開孔部（７ａ〕を通して基板表面に対して斜め
方向から第２の金属膜を形成すると、基板上に形成さｎ
／８第２の金属膜の幅は、上層レジストのパターニング
の幅よりも狭いものとなる。 （へ）実施例 本発明方法をＦＥＴのｆ’ｌｌ＝裂に適用した第１の実
施例について第１図人乃至Ｈを参照しつつ説明する。 半絶縁性ＧａＡａ基板＋１１上にｎ−型バッファ層（２
Ｊ、 ｎ型動作層（３）及びｎ＋型高導伝層（４）を気
相成長法にＸり連続してエピタキシャル成長する（第１
図人）。高導伝層（４）上に下層レジスト膜（５）（例
えばＰＭＭＡ）を８０００Ａ程度の厚さに塗布する（同
図８）、、続いて、下層レジスト膜（５）上に上；−レ
ジスト膜（６）（例えばＡＸ−１３５０）ｉ３０００Ａ
程度の厚さに塗布し、所定のマスクを用いて露光、現像
して、所定のパターンに開孔する（同図Ｃ）。上層レジ
スト膜（６）をマスクとして下層レジスト膜（５）を反
応性イオンビーム（例えば、反応ガスとしてＡｒ、加速
電圧１０００ Ｖ、ガス圧１−０−’Ｔｏｒｒ ）で異
方性エツチングして開孔する。この時イオンビームは基
板表面に対して５０ｃ′の方向からあててエツチングを
行う。すると、下層レジスト膜（５）は、基板表面に対
して斜めに形成さｎる（同図Ｄ〕。そして１ｉｔＩ記下
層レジスト膜（５）及び上層レジスト膜（６）をマスク
として、基板表面同図Ｅ〕。そして開孔部
【７ａ】から
基板を動作層（３）に達するまで、リン酸：過酸化水素
７に：水の割合が１：２：４０のエラをング液でエツチ
ングして、リセス部（８）を形成する（同図Ｆ）。この
リセス部（８Ｊ Ｋ前１ｒｉ３第１の金属膜（７）、下
層レジスト膜（５）及び上層レジスト膜（６）をマスク
として、ショットキ金属、例えばＴ Ｉ ＸＰもＡＡｕ
を基板表面に対して６４°の方向から順次真空蒸宥して
再２の金属膜（９）を形成する（同図Ｇ）。第２の金属
膜（９）の厚さは４ｏｏｏｉ程度である。最後に第１の
金属膜（力を該第１の金属膜（力上の第２の金属膜（９
）とともに希塩酸にて除去し、さらに下層レジスト膜（
５）をこの下層レジスト膜（５）上の上ノルレジスト膜
（６）とともに有機溶剤にて除去し、ゲー） ’ＲＩＷ
ｉ （９ａ ）を完成する（同図Ｈ）。 ここで、本発明の製造方法によ！ｌｌ得られるゲート長
（Ｌｇ）について、第４図に基づいて説明すをα、第２
の金属膜（９）の蒸着角度をβとすると、となる。 従って、上述の実施例の場合、ｈｌ−８００鱈飄ｈ２−
５０００丸β１４°（〉α＝１５０°〕 であるので、
ゲート長（Ｌｇ）は０．１５μｍとなる。 次に１本発明方法を動作層の形成技術にイオン注入法を
用い７’ｊＦＥＴの作農に適用した第２の実施例につい
て第２図Ａ、Ｂに従、て説明する。半絶縁性Ｇ凰Ａｓ基
板（１）上に、ドナーとしてＳ１１をイオン注入し、ア
ニールの後！Ｅ！１作層αＩＩＩｔ″形成する（第２図
Ａ〕。以下のプロセスは第１の実施例と同様である。友
だしノセス部（８）の形成は、行なわない。ゲート電極
（９＆〕を完成し九素子を第２図已に示す。 次に、本発明方法を、ＨＥＭＴの作表に適用し７′２：
第３の実施例について第３図Ａ、Ｂに従うて説明する。 半絶縁性ＧａＡｓ基板ｔｌ）上に、高純度ＧａＡ＋ｓ能
ａ層（Ｉｌｌ、高モル比Ａ ＪｘＧａ ｔ−ｘＡａ キ
ャリヤ供給層α力、ＧａＡｓ保護層σ３を分子線ビーム
ヤ ヱビタ。シャル法にエフ屓久ｆｆＥする（第３（８）Ａ
）。 以下のプロセスは第１の実施例と同様である。ただしり
セス部（８）の形成は、基板をＡ、ｇＧａＡｓキャリヤ
供給層σカに達するまでとする。ゲート電極（９ａ）を
完成し九素子ｔ−第３図已に示す。 （ト〕 発明の効果 本発明は以上の説明から明らかな如く、基板表面に対し
て斜め方向から下層レジスト膜を異方性エツチングし、
基板表面に対してほぼ垂直方向から第１の金属膜を形成
することにより得らｎる開孔部を通して基板表面に対し
て斜め方向から第ングの幅よりも狭いものとなる。すな
わち、従来のフォトエツチングで実現可能な線幅Ｌｖも
短いゲート長のゲート電極を得ることができ、ＦＥＴ。 ＨＥＭＴの特性の大幅な改善を図ることができる４
基板を動作層（３）に達するまで、リン酸：過酸化水素
７に：水の割合が１：２：４０のエラをング液でエツチ
ングして、リセス部（８）を形成する（同図Ｆ）。この
リセス部（８Ｊ Ｋ前１ｒｉ３第１の金属膜（７）、下
層レジスト膜（５）及び上層レジスト膜（６）をマスク
として、ショットキ金属、例えばＴ Ｉ ＸＰもＡＡｕ
を基板表面に対して６４°の方向から順次真空蒸宥して
再２の金属膜（９）を形成する（同図Ｇ）。第２の金属
膜（９）の厚さは４ｏｏｏｉ程度である。最後に第１の
金属膜（力を該第１の金属膜（力上の第２の金属膜（９
）とともに希塩酸にて除去し、さらに下層レジスト膜（
５）をこの下層レジスト膜（５）上の上ノルレジスト膜
（６）とともに有機溶剤にて除去し、ゲー） ’ＲＩＷ
ｉ （９ａ ）を完成する（同図Ｈ）。 ここで、本発明の製造方法によ！ｌｌ得られるゲート長
（Ｌｇ）について、第４図に基づいて説明すをα、第２
の金属膜（９）の蒸着角度をβとすると、となる。 従って、上述の実施例の場合、ｈｌ−８００鱈飄ｈ２−
５０００丸β１４°（〉α＝１５０°〕 であるので、
ゲート長（Ｌｇ）は０．１５μｍとなる。 次に１本発明方法を動作層の形成技術にイオン注入法を
用い７’ｊＦＥＴの作農に適用した第２の実施例につい
て第２図Ａ、Ｂに従、て説明する。半絶縁性Ｇ凰Ａｓ基
板（１）上に、ドナーとしてＳ１１をイオン注入し、ア
ニールの後！Ｅ！１作層αＩＩＩｔ″形成する（第２図
Ａ〕。以下のプロセスは第１の実施例と同様である。友
だしノセス部（８）の形成は、行なわない。ゲート電極
（９＆〕を完成し九素子を第２図已に示す。 次に、本発明方法を、ＨＥＭＴの作表に適用し７′２：
第３の実施例について第３図Ａ、Ｂに従うて説明する。 半絶縁性ＧａＡｓ基板ｔｌ）上に、高純度ＧａＡ＋ｓ能
ａ層（Ｉｌｌ、高モル比Ａ ＪｘＧａ ｔ−ｘＡａ キ
ャリヤ供給層α力、ＧａＡｓ保護層σ３を分子線ビーム
ヤ ヱビタ。シャル法にエフ屓久ｆｆＥする（第３（８）Ａ
）。 以下のプロセスは第１の実施例と同様である。ただしり
セス部（８）の形成は、基板をＡ、ｇＧａＡｓキャリヤ
供給層σカに達するまでとする。ゲート電極（９ａ）を
完成し九素子ｔ−第３図已に示す。 （ト〕 発明の効果 本発明は以上の説明から明らかな如く、基板表面に対し
て斜め方向から下層レジスト膜を異方性エツチングし、
基板表面に対してほぼ垂直方向から第１の金属膜を形成
することにより得らｎる開孔部を通して基板表面に対し
て斜め方向から第ングの幅よりも狭いものとなる。すな
わち、従来のフォトエツチングで実現可能な線幅Ｌｖも
短いゲート長のゲート電極を得ることができ、ＦＥＴ。 ＨＥＭＴの特性の大幅な改善を図ることができる４
【図面の簡単な説明】
第１図Ａ乃至Ｈは本発明方法をＦＥＴの作表−通用し次
第１の実施例の工程説明図である。第２図Ａ、Ｂは、本
発明方法をイオン注入法を用い九ＦＥＴの作表に通用し
次第２の実施例の工程説明図である。第３図は、本発明
方法を）（ＥＭＴＣＩ作製に適用し次第３の実施例の工
程説明図である。 ｍ４図は本発明方法にエフ慢らｎるゲート電極のゲート
長を説明するための図である。
第１の実施例の工程説明図である。第２図Ａ、Ｂは、本
発明方法をイオン注入法を用い九ＦＥＴの作表に通用し
次第２の実施例の工程説明図である。第３図は、本発明
方法を）（ＥＭＴＣＩ作製に適用し次第３の実施例の工
程説明図である。 ｍ４図は本発明方法にエフ慢らｎるゲート電極のゲート
長を説明するための図である。
Claims (1)
- １、基板上に下層レジスト膜を形成する工程と、前記下
層レジスト膜上に上層レジスト膜を形成する工程と、前
記上層レジスト膜を開孔する工程と、前記上層レジスト
膜をマスクとして基板表面に対して斜め方向から前記下
層レジスト膜を異方性エッチングする工程と、前記上層
レジスト膜及び前記下層レジスト膜をマスクとして基板
表面に対して略垂直方向から第１の金属膜を形成する工
程と、前記第１の金属膜、前記上層レジスト膜、及び前
記下層レジスト膜をマスクとして基板表面に対して斜め
方向から第２の金属膜を形成する工程と、前記第１の金
属膜、該第１の金属膜上の前記第２の金属膜、前記上層
レジスト膜、及び前記下層レジスト膜を除去する工程と
、を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147296A JPH022642A (ja) | 1988-06-15 | 1988-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63147296A JPH022642A (ja) | 1988-06-15 | 1988-06-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022642A true JPH022642A (ja) | 1990-01-08 |
Family
ID=15427001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63147296A Pending JPH022642A (ja) | 1988-06-15 | 1988-06-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH022642A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010133973A (ja) * | 2002-06-05 | 2010-06-17 | General Electric Co <Ge> | 動的燃焼器センサのための較正方法及びシステム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4845933U (ja) * | 1971-09-28 | 1973-06-15 | ||
| JPS5331866Y2 (ja) * | 1972-12-11 | 1978-08-08 | ||
| JPS5817891U (ja) * | 1981-07-24 | 1983-02-03 | 筒井 一郎 | 小物干しハンガ− |
-
1988
- 1988-06-15 JP JP63147296A patent/JPH022642A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4845933U (ja) * | 1971-09-28 | 1973-06-15 | ||
| JPS5331866Y2 (ja) * | 1972-12-11 | 1978-08-08 | ||
| JPS5817891U (ja) * | 1981-07-24 | 1983-02-03 | 筒井 一郎 | 小物干しハンガ− |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010133973A (ja) * | 2002-06-05 | 2010-06-17 | General Electric Co <Ge> | 動的燃焼器センサのための較正方法及びシステム |
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