JPS6142916A - 半導体デバイスの作成法 - Google Patents

半導体デバイスの作成法

Info

Publication number
JPS6142916A
JPS6142916A JP60166964A JP16696485A JPS6142916A JP S6142916 A JPS6142916 A JP S6142916A JP 60166964 A JP60166964 A JP 60166964A JP 16696485 A JP16696485 A JP 16696485A JP S6142916 A JPS6142916 A JP S6142916A
Authority
JP
Japan
Prior art keywords
layer
metal layer
resist
metal
tungsten
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP60166964A
Other languages
English (en)
Other versions
JPH0799741B2 (ja
Inventor
グスタフ　エドワード　ダーキツツ，ジユニア
ジエームス　プレスコツト　ハービソン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by American Telephone and Telegraph Co Inc filed Critical American Telephone and Telegraph Co Inc
Publication of JPS6142916A publication Critical patent/JPS6142916A/ja
Publication of JPH0799741B2 publication Critical patent/JPH0799741B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0331—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers for lift-off processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02395—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H01L21/30621—Vapour phase etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/026—Deposition thru hole in mask
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/05—Etch and refill
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/105—Masks, metal
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/169—Vacuum deposition, e.g. including molecular beam epitaxy
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/945—Special, e.g. metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、選択的領域生長およびリフト−オフ（１ｊｆ
ｔ−ｏｆｆ　）　　を用いる半導体素子作製に関する。
半導体素子の作製には、しばしばウエノλ−と呼ばれる
基板上に１つまたはそれ以上のエピタキシャル層を生長
させる技術が必要とされる。それゆえに、液相エピタキ
シーや分子線エピタキシーなどの技術を含めた種々のエ
ピタキシャル生長技術が開発されている。通常ＭＢＥと
呼ばれる後者の技術は、例えば、正確に制御された範囲
およびドーピング濃度で非常に薄い層を生成させること
が出来る。
しかしながら、多数の素子作製工程に対しては、第１エ
ピタキシャル層が生長した後にさらにその層の処理が必
要となる。この処理には、レジスト層の堆積および、レ
ジストの開口部（すなわち、最上部エピタキシャル層表
面部分を露出させるために形成されたレジストのパター
ン）の選択的形成による表面のパターニングが含まれ得
る。この露出表面はただちに例えば、イオン注入により
さらに処理され得る。他に、露出材料が選択的に除去さ
れ得る。
単結晶材料孕ウェハーの選択領域上に生長させることが
出来だ場合、いくつかの処理段階をはぶくことができ、
非常に融通性がデバイス処理において得られた。それゆ
えに、選択的領域住良技術が開発されてきた。そういっ
た技術の１つは、ジャーナルオブアプライドライシック
ス（Ｊｏｕｒｎａｌ　ｏｆ　ＡｐｐＨ１ｅｄＰｈｙｓｉ
ｃｓ　）　＋土６，７８３−７８５ページ、１９７５に
記述されている。この技術において、アモルファス５ｉ
０２　の層が、ＩＩＩ−Ｖ族化合物半導体のエピタキシ
ャル層上に堆積され、エピタキシャル層の選択部分を露
出させるためにパターニングされる。次のＭＢＥによる
生長の際、多結晶材料がアモルファス材料上に形成され
、同時に、良質な単結晶材料が、５ｉ０２マスクのそば
の開口部つまり露出領域において生長する。これは、多
結晶半導体材料が高い抵、抗性を示し、絶縁分離のため
に使用されることが出来るゆえに、望ましい構造である
。すなわち、単結晶材料がさらに処理され、多結晶材料
によりミ気的にたがいに分離されたデバイスが形成出来
る。
上記選択領域生長技術は、多くのデバイス製作段階に有
利に使用されるが、いくつかの必要とされる製作段階が
、多結晶材料を除去しないかぎり進行出来ないだめにす
べてのデバイスについて完全に十分なものではない。
ウェハーから多結晶材料を除去する問題は、パターン化
されたＳｔ　シャドウマスクを用いることにより解決さ
れ得る。不要な多結晶材料は、マスク上には堆積される
が、ウェハー上には堆積されない。これらのメカニカル
（ｍｅｃｈａｎｉｃａｌ　）　　マスクは、しかしなが
ら、集積回路製作のために、完全に実用的ではない。１
μｍ形のマスクすなわちミクロンサイズ形マスクは、作
成されているが、複合パターンを有するマスクは、その
作成がむずかしい。加えて、連続した処理段階は、マイ
クロメーターの範囲内で、前もって形成された層に対し
てマスクアライメント（ａｌｉｇｎｍｅｎｔ　）を必要
とする。アラインメントは、シリコンマスクと■−Ｖ族
化合物半導体が典型的に異なる熱膨張係数を有するため
に、しばしば、さらにむずかしいものとなる。広い領域
にわたるこれらマスクの正確なアラインメントは、同温
度でのウェハーおよびマスクの維持が困難であるがゆえ
に１非常にむずかしい。多結晶材料の存在により生じた
問題を解決するための１つの方法において、多結晶材料
および単結晶材料を異なる速度で除去する選択的エツチ
ング剤を使用する。しかしながら、それらは、作用を受
けなかった、ウェハーの選択生長単結晶部分を残してし
まう、すなわち、単結晶が全く除去されないかまたは少
しだけしか除去されないために、リスト−オフ技術が好
ましい。そういったリフト−オフ技術はマスク材料とし
て５ｉ０２を用いるＧａ　Ａｓ　ＭＢ　Ｅについて実証
されている。例えば、米国特許第４．１１１，７２５号
（１９７８年９月５日、チョー、デロレンゾおよびマホ
ーニー（Ｃｈｏ。
Ｄｉｌｏｒｅｎｚｏ　ａｎｄ　Ｍａｈｏｎｅｙ　））こ
れは興味ある技術でちるが、ウェハーが、５ｉ０２　　
を堆積させるために超高真空ＭＢＥ生長チャンバーから
典型的に移動されるために、いくぶん不利な点も持って
いる。これは、エピタキシャル層が、上記生長チャンバ
ーからの移動の後、および、アモルファス５ｉ０２　　
層の堆積の前に汚染され得ることを意味している。
■−ｖ族半導体材料は、例えば、ＭＢＥ眞空眞空ンバー
中で、半導体上に堆積された金属層を用いて、リフト−
オフ技術を使用して　′パターン化され得る。この方法
は以下で構成される。
１）ｍ−Ｖ族半導体材料上に金属層を堆積させる。
２）半導体材料の選択部分を露出するために上記金属層
をパターンニングする。
および ３）例えば、パターン化金属層によりなる、マスクの開
口部を介して■−Ｖ族半導体を堆積させることにより露
出材料を変化させる。
すべての段階は、ＭＢＥ眞空眞空テム中で行なわれる。
金属は、半導体材料のエツチング特性に相補的であるべ
きである。一つの具体例において、半導体材料がただち
に堆積され、リスト−オフ技術が、熾初の半導体材料上
のエピタキシャル半導体材料を残して、マスク材料およ
び、上に横たわる多結晶半導体材料を除去するために使
用される。所望により、上記処理過程は、さらに他のエ
ピタキシャル半導体層の堆積をくシ返えし得る。好まし
い具体例において、金属層は、タングステンで構成され
、この金属は、ｍ−ｖ半導体に対して、相対的に高温で
も非反応性であ！０．３３１−Ｖ半導体材料のドライエ
ツチング化学特性と相補性を有するがゆえに好ましい金
属である。それゆえに、プラズマ処理に適したリフト−
オフ過程および完全なパターンニングが行なわれ得る。
本発明を、タングステンを用いてＧａＡｓ　　エピタキ
シャル層をパターニングし、そのマスクの開口部を通し
て単結晶物質の再成長を行なうという実施態様に基づき
、゛具体的に説明する。そうすれば、他の実施態様は当
業者には明らかとなろう。簡明を期すため、図中の各要
素は正しいスケールで描かれてはいない。
第１図は、ＧａＡｓ基体１０、ＧａＡｓ　　エピタキシ
ャル層である要素２０およびタングステン層３０を示し
たものである。ＧａＡｓ　　エピタキシャル層２０は従
来の方法たとえばＭＢＥ法によ、！ｌ）　ＧａＡｓ　　
基体上に成長させられるが、そのＧａＡｓ　　基体は、
たとえば臭素メタノール中で化学的にボリシングするな
どして製造され、エツチングされ、さらに成長の前にヒ
素線束中および所望の成長温度にて熱的に清浄される。
ＧａＡｓ　　基体上のＧａＡｓ　　層以外の構造も用い
ることかできる。たとえば要素２０はシングルまたはダ
ブルへテロ構造であってもよい。
そのような構造は異なる半導体間の接合をそれぞれ１つ
または２つ有る。
エピタキシャル層２０を成長させた後、好１しくは同じ
眞空系内に設けられた電子線蒸発源から金属層３０をウ
ェハ全面にわたって堆積させる。金属層の蒸着は同じ眞
空系内で行なうのが好ましい。というのは、そうするこ
とにより、もしウェハをその系内から取出すとすれば生
ずるであろうエピタキシャル層の何らかの汚染を防ぐこ
とになるからである。
タングステンの堆積は真空インターロックを介して成長
室に接続した室において行なえば十分であシ、成長室で
行なう必要はない。
タングステンは半導体成長温度で蒸着させてもよいし、
エピタキシャル層の成長後にウェハを冷却してから堆積
させてもよい。金属層の堆積は高い成長温度で行なうこ
とが望ましい。というのは、たとえば真空中の残存不純
物のエピタキシャル表面への堆積が少なくなると思われ
るからである。また高温での堆積は、４００℃以上で行
なわれた場合には、よりすぐれた機械的性質をもたらす
と思われる。金属層の厚さは５０ないし１１０００ｎの
間が望ましい。これよシ薄いと、リフト・オフ法を用い
たときにアンダーカットが困難となるため、望ましくな
い。
ここで金属層をパターニングする。これは典型的には金
属上にレジスト層を堆積させ、そのレジスト層を選択的
に照射することにニジ行なわれる。照射はレジストを変
質させるため、適当な現像剤を用いたときに、照射され
た部分と照射されなかった部分とが異なる除去速度を有
することになる。ここでそのレジストが正であるか負で
あるかにより、レジストの照射された部分または照射さ
れなかった部分が除かれ、その下のタングステン層を露
出させることになる。−例を示すと、カラス状Ｇｅｘ５
ｅ＋＝ｘ層をタングステン層の上に蒸着させることがで
きる。これは無機レジストであり、たとえはアプライド
・フイジクス・レターズ（Ａｐｐｌｊｅｄ　Ｐｈｙｓｉ
ｃｓ　Ｌｅｔｔｅｒｓ　）第３６巻１０７〜１０９頁（
１９８０年１月１日）に記述されている。ここでこの無
機レジストの上に、典型的に（ま３ｎｍ厚のＡｇｚＳｅ
薄層を蒸着する。このレジストに真空中にてマスクを通
して選択的に紫外光を照射する。光はＡｇイオンをレジ
スト層内に移動させ、レジストに適当な現像剤を作用さ
せた際の反応性において、照射された部分を照射されな
かった部分に比べてより反応性に乏しくする。照射され
なかった部分はたとえばプラズマまたは反応性イオンエ
ツチングにより除去される（すなわちレジストが現像さ
れる。）。これにより、層４０がパターニングされたレ
ジストである第２図に示されるようなパターニングされ
た構造が得られる。簡明を期すため、パターニングされ
たレジストの１つの部分だけが示されている。典型的に
は複数の開口部が形成されることは容易に認識されよう
。
下層であるタングステン層を除去するにはＣＦ４１たは
ＣＦ４　＋　Ｑ２プラズマ・エツチングを用いることが
できる。これにより、第３図に示されるパターニングさ
れた構造が得られる。
これらおよび他の既知のフッ素含■プラズマ・エツチン
グを用いることが望ましい。というのは、Ａｔ、　　Ｇ
ａ　　およびＩｎ　　のようなＩＩＪ族元素は非揮発性
のフッ化物を作シ、これらの半導体がフッ素を主体とし
たプラズマでは実用上エツチングされないために、エツ
チングが■−ｖ族半導体の表面で停止するからである。
またある種の態様においては、金属層をエツチングせず
今露出した半導体層を除去するような別のエツチングが
用いられ得ることも認識されよう。この場合には第４図
に示される構造が得られる。用−Ｖ族半導体に対するこ
の工程には塩素含有エツチングを用いることが好ましい
。しかしながら、光照射されたＧｅｘＳｅｌ−エ　に被
われた半導体の部分け、フッ素または塩素を含有するプ
ラズマで容易にエツチングされない。したがって、マス
クがウェハに影を洛としたことにより露出した半纏体層
と、光がマスクを通過したことによりＷ／　Ｇｅ　Ｘ　
Ｓｅ　１−Ｘ層によって被われた半導体層により、パタ
ーンが得られる。
ここでＧｅ）（Ｓｅ　ｔ−Ｘ　（すなわちレジスト）層
を、たとえば眞空中で適癌な温度まで加熱することによ
る熱蒸発などにより蒸発させて除く。
これによる構造は第５図忙示される。ここに、露出した
表面を修飾するという次の素子製造工程に供されるパタ
ーニングされた半導体表面が得られた。このあとに考え
られる工程としては、半導体再成長、金属被覆、誘電体
堆積、熱酸化、選択的プラズマ・エツチング、イオン注
入などがある。
以上に記した全製造工程を成長室で行なう心安はなく、
液性が考えられる。たとえば、金属層と堆積させた後、
パターニングのためにその構造をＭＨＤ系からとシ出し
てもよい。
たとえば、標準的フォトレジストをウェハ上に回転塗布
した後、パターニングしてもよい。
まずレジストをパターニングし、続いてたとえばプラズ
マ・エツチングを用いてレジストのパターニングにより
露出したタングステン層部分を除去する。タングステン
層をパターニングし、残ったレジスト層を除去した後、
第５図に示されるものと同様になったウェハ。
をＭＨＤ系の中に再び入れることができる。
もし半導体表面に残留不純物たとえば数層の酸素単一層
が存在する場合には、これらの層をたとえば熱脱着また
は゛選択領域プラズマ・エツチングにより次の製造工程
の前に除去し、清浄な表面を得ることができる。この清
浄な表面は、再成長においてたとえば平面（ｐｌａｎａ
ｒ　）　　構造を得るために必要である。
この清浄化工程は成長室またはインターロックを、介し
て成長室に接続された真空室において行なわれる。
ここでエピタキシャル再成長を行なうことができる。Ｇ
ａＡｓ　が成長し、第６図に示される構造が得られる。
タングステン層３０の上ＫＨ多結晶層５０が形成され、
ＧａＡｓ　ｆＦｉ　２０の上には単結晶ＧａＡｓ　層６
０が形成される。
ＧａＡｓ　Ｍの上にエピタキシャル成長する他の半導体
層を形成することもできる。また、１以上のへテロ結合
を形成する２以上の層を成長させることもできる。成長
させる材料の細かい性質にかかわらず、その層厚は門属
層の厚さおよびエッチ・バック（ｅｔｃｈ−ｂａｃｋ　
）の深さの合計より小さくなければならない。
ここで、たとえば先に記載したようなフッ素を主体とし
たプラズマを用いて、リフト・オフ工程を行なう。Ｇａ
　Ａｓ　はこのプラズマによってエツチングされないた
め、少なく生も数百マイクロメーターのタングステン層
を再成長部分の特性に影響をおよぼさずにアンダーカッ
ト（ｕｎｄｅｒ’ｃｕｔ　）　　することができる。
このアンダーカット量はタングステンの除去に十分であ
る。これにより、第７図に示される構造が得られる。
しかしながら、他の金属も有用である。たとえばモリブ
デン、タンタル、ニオブを用いることもできる。しかし
ながら、いくつかの理由によりタングステンが好ましい
金属であると思われる。たとえば、タングステンは■−
Ｖ族化合物半導体との反応性が最も小さい。
また再生長工程における高温に対しても熱的に安“定ア
あ、。え的安定性よ［ヨいらい、要なことは、タングス
テンが塩素を含むエツチング剤によりエッチングされな
いために、どんな工程の前でも半導体にエツチングによ
る選択的パターニングを施すことができることである。
すなわち、塩素を含むエツチング剤に対して■−■族半
導体とは相補的な性質を有するのである。このため、エ
ツチングにより穿孔し、続いて孔内にてプレーナー表面
まで再成長を行なうことにより、プレーナー素子を製造
することが可能となる。さらに、タングステンは高い２
を持つため、イオン注入されるソースおよびドレイン・
コンタクト用の自己整合性マスクとして用いられるＭＥ
ＳＦＥＴゲートのような適用におけるイオン注入マスク
として有用である。
第７図に示される構造にさらにプロセスを施してもよい
。たとえば、金属で被覆したり、レジストを塗布してパ
ターニングしたりすることができる。すなわち上記の全
素子製造工程をくりかえしてもよい。
明瞭に記載された上記製造工程の各種変法は、当業者に
は容易に想到されよう。たとえば、多水率レジストを用
いることができる。
ある場合には、これにより解像度が高まるであろう。ま
た、Ｗの上にＳｉＯ２層を堆積させることもできる。こ
うする場合には、５ｉ０２のパターニング技術が用いら
れよう。
本製造技術により多くの型の素子が製造され得ることは
容易に認識されよう。たとえば、リッジ導波または埋込
みへテロ構造のようなレーザーが製造され得る。また、
ＭＥＳＦＥＴ。
ＪＦＥＴ、ヘテロ接合バイボールのようなトランジスタ
が製造され得る。さうＫ　％　　Ｐ　−１−ｎフォト・
ダイオードが製造され得る。
【図面の簡単な説明】
第１図乃至第７図は９本発明に従ったデバイスプロセッ
シングの種々の段階を説明するものである。 出　願　人　：　アメリカン　テレフォン　アンドテレ
グラフ　カムパニー ９！９６

Claims (1)

  1. 【特許請求の範囲】 １、III−Ｖ族半導体構造の表面上に金属層を形成し上
    記半導体構造の表面の一部を露出 させるために上記金属層を図式的にパターンニングし、
    上記構造の表面を変化させる段階で構成され、上記金属
    がタングステン、モリブテン、タンタルおよびニオブか
    ら選択されることを特徴とする半導体デバイス作成法。 ２、上記金属層が、タングステンで構成されることを特
    徴とする、特許請求の範囲第１項記載の方法。 ３、上記III−Ｖ族半導体構造が、上記金属層を形成す
    る前に分子線エピタキシーにより生長されることを特徴
    とする特許請求の範囲第２項記載の方法。 ４、上記生長および形成段階が、同じ眞空システム中で
    行なわれることを特徴とする、特許請求の範囲第３項記
    載の方法。 ５、上記変化段階が、上記表面のイオン注入または、プ
    ラズマエッチングで構成されることを特徴とする、特許
    請求の範囲第４項記載の方法。 ６、上記エッチングが、塩素含有プラズマで行なわれる
    ことを特徴とする特許請求の範囲第５項記載の方法。 ７、上記変化が、少なくとも１つのIII−Ｖ族エピタキ
    シャル層を生長させることにより構成されることを特徴
    とする特許請求の範囲第４項記載の方法。 ８、上記パターン化金属層が、上記変化段階の後に除去
    されることを特徴とする特許請求の範囲第１項から第７
    項までのどれか１つに記載の方法。 ９、上記除去がリフト−オフにより行なわれることを特
    徴とする特許請求の範囲第８項記載の方法。 １０、上記リフト−オフは、フッ素含有プラズマを使用
    することを特徴とする特許請求の範囲第９項記載の方法
    。 １１、上記図式的パターン段階は、無機レジストを使用
    することを特徴とする特許請求の範囲第４項記載の方法
    。 １２、上記レジストがＧｅｘＳｅ＿１−ｘで構成される
    ことを特徴とする特許請求の範囲第１１項 記載の方法。 １３、上記表面がさらに金属で被覆されることを特徴と
    する特許請求の範囲第８項記載の方法。 １４、上記金属形成段階が、少なくとも４００℃の温度
    で行なわれることを特徴とする特許請求の範囲第２項、
    または第３項、または第４項記載の方法。
JP60166964A 1984-07-30 1985-07-30 半導体デバイスの作成法 Expired - Lifetime JPH0799741B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US635902 1984-07-30
US06/635,902 US4637129A (en) 1984-07-30 1984-07-30 Selective area III-V growth and lift-off using tungsten patterning

Publications (2)

Publication Number Publication Date
JPS6142916A true JPS6142916A (ja) 1986-03-01
JPH0799741B2 JPH0799741B2 (ja) 1995-10-25

Family

ID=24549586

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60166964A Expired - Lifetime JPH0799741B2 (ja) 1984-07-30 1985-07-30 半導体デバイスの作成法

Country Status (2)

Country Link
US (1) US4637129A (ja)
JP (1) JPH0799741B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01316473A (ja) * 1988-06-16 1989-12-21 Agency Of Ind Science & Technol ニオブ膜のエッチング方法
JPH06510163A (ja) * 1990-11-06 1994-11-10 ベル　コミュニケーションズ　リサーチ　インコーポレーテッド 表面放出レーザおよび他のシャープな形状の選択的領域再成長

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5248376A (en) * 1985-04-02 1993-09-28 Fujitsu Limited Process for thermal-etching treatment of compound semiconductor substrate used in molecular beam epitaxy and apparatus for performing same
US4920069A (en) * 1987-02-09 1990-04-24 International Business Machines Corporation Submicron dimension compound semiconductor fabrication using thermal etching
US4786360A (en) * 1987-03-30 1988-11-22 International Business Machines Corporation Anisotropic etch process for tungsten metallurgy
EP0287793A3 (en) * 1987-04-23 1991-03-06 International Business Machines Corporation Integrated circuit substrate product
JP2743377B2 (ja) * 1987-05-20 1998-04-22 日本電気株式会社 半導体薄膜の製造方法
US4925524A (en) * 1987-06-12 1990-05-15 Hewlett-Packard Company Method for forming tungsten structures in a semiconductor
US4897361A (en) * 1987-12-14 1990-01-30 American Telephone & Telegraph Company, At&T Bell Laboratories Patterning method in the manufacture of miniaturized devices
US4857982A (en) * 1988-01-06 1989-08-15 University Of Southern California Avalanche photodiode with floating guard ring
GB8812235D0 (en) * 1988-05-24 1988-06-29 Jones B L Manufacturing electronic devices
US4915779A (en) * 1988-08-23 1990-04-10 Motorola Inc. Residue-free plasma etch of high temperature AlCu
US5393698A (en) * 1989-02-01 1995-02-28 California Institute Of Technology Method for fabricating semiconductor devices
GB2228617A (en) * 1989-02-27 1990-08-29 Philips Electronic Associated A method of manufacturing a semiconductor device having a mesa structure
US5288657A (en) * 1990-11-01 1994-02-22 At&T Bell Laboratories Device fabrication
US5114876A (en) * 1990-12-07 1992-05-19 The United States Of America As Represented By The United States Department Of Energy Selective epitaxy using the gild process
JP3019884B2 (ja) * 1991-09-05 2000-03-13 松下電器産業株式会社 半導体装置およびその製造方法
US5227006A (en) * 1991-11-27 1993-07-13 At&T Bell Laboratories Method for selectively growing gallium-containing layers
US6320265B1 (en) 1999-04-12 2001-11-20 Lucent Technologies Inc. Semiconductor device with high-temperature ohmic contact and method of forming the same
US20070013014A1 (en) * 2005-05-03 2007-01-18 Shuwen Guo High temperature resistant solid state pressure sensor
US7538401B2 (en) * 2005-05-03 2009-05-26 Rosemount Aerospace Inc. Transducer for use in harsh environments
US7628309B1 (en) 2005-05-03 2009-12-08 Rosemount Aerospace Inc. Transient liquid phase eutectic bonding
US7400042B2 (en) * 2005-05-03 2008-07-15 Rosemount Aerospace Inc. Substrate with adhesive bonding metallization with diffusion barrier
EP2105950A1 (en) * 2008-03-27 2009-09-30 United Radiant Technology Corp. Thin film etching method
US10468543B2 (en) 2013-05-22 2019-11-05 W&Wsens Devices, Inc. Microstructure enhanced absorption photosensitive devices
US11121271B2 (en) 2013-05-22 2021-09-14 W&WSens, Devices, Inc. Microstructure enhanced absorption photosensitive devices
EP3000134B1 (en) 2013-05-22 2021-03-10 Shih-Yuan Wang Microstructure enhanced absorption photosensitive devices
US10446700B2 (en) 2013-05-22 2019-10-15 W&Wsens Devices, Inc. Microstructure enhanced absorption photosensitive devices
US10700225B2 (en) 2013-05-22 2020-06-30 W&Wsens Devices, Inc. Microstructure enhanced absorption photosensitive devices
CN107078145B (zh) 2014-11-18 2019-05-07 王士原 经微结构增强吸收的光敏器件
US10395925B2 (en) 2017-12-28 2019-08-27 International Business Machines Corporation Patterning material film stack comprising hard mask layer having high metal content interface to resist layer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5947772A (ja) * 1982-09-13 1984-03-17 Oki Electric Ind Co Ltd 電界効果トランジスタの製造方法
JPS615523A (ja) * 1984-06-20 1986-01-11 Hitachi Ltd ドライエツチングの方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1051451A (ja) * 1963-02-08
US3634150A (en) * 1969-06-25 1972-01-11 Gen Electric Method for forming epitaxial crystals or wafers in selected regions of substrates
US3909319A (en) * 1971-02-23 1975-09-30 Shohei Fujiwara Planar structure semiconductor device and method of making the same
US4111725A (en) * 1977-05-06 1978-09-05 Bell Telephone Laboratories, Incorporated Selective lift-off technique for fabricating gaas fets
US4326911A (en) * 1980-01-29 1982-04-27 Bell Telephone Laboratories, Incorporated Reactive ion etching of III-V compounds including InP, GaAs-InP and GaAlAs
US4301233A (en) * 1980-05-29 1981-11-17 Eaton Corporation Beam lead Schottky barrier diode for operation at millimeter and submillimeter wave frequencies
US4472237A (en) * 1981-05-22 1984-09-18 At&T Bell Laboratories Reactive ion etching of tantalum and silicon
CA1200624A (en) * 1981-08-10 1986-02-11 Susumu Muramoto Method for the manufacture of semiconductor device using refractory metal in a lift-off step
US4404732A (en) * 1981-12-07 1983-09-20 Ibm Corporation Self-aligned extended epitaxy mesfet fabrication process
US4426767A (en) * 1982-01-11 1984-01-24 Sperry Cororation Selective epitaxial etch planar processing for gallium arsenide semiconductors
US4498953A (en) * 1983-07-27 1985-02-12 At&T Bell Laboratories Etching techniques

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5947772A (ja) * 1982-09-13 1984-03-17 Oki Electric Ind Co Ltd 電界効果トランジスタの製造方法
JPS615523A (ja) * 1984-06-20 1986-01-11 Hitachi Ltd ドライエツチングの方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01316473A (ja) * 1988-06-16 1989-12-21 Agency Of Ind Science & Technol ニオブ膜のエッチング方法
JPH06510163A (ja) * 1990-11-06 1994-11-10 ベル　コミュニケーションズ　リサーチ　インコーポレーテッド 表面放出レーザおよび他のシャープな形状の選択的領域再成長

Also Published As

Publication number Publication date
US4637129A (en) 1987-01-20
JPH0799741B2 (ja) 1995-10-25

Similar Documents

Publication Publication Date Title
JPS6142916A (ja) 半導体デバイスの作成法
KR0166958B1 (ko) 평탄화된 헤테로구조물 및 그 제조 방법
US5264382A (en) Method of producing semiconductor device using dummy gate structure
US4679311A (en) Method of fabricating self-aligned field-effect transistor having t-shaped gate electrode, sub-micron gate length and variable drain to gate spacing
US4222164A (en) Method of fabrication of self-aligned metal-semiconductor field effect transistors
US4324814A (en) Method for forming a narrow thin film line
US5981319A (en) Method of forming a T-shaped gate
JPH0624209B2 (ja) 二重凹部電界効果トランジスタを形成する方法
JPH0787195B2 (ja) ショットキゲート電界効果トランジスタの製造方法
US5587328A (en) Method for manufacturing semiconductor device
US5693548A (en) Method for making T-gate of field effect transistor
JPH02252267A (ja) 半導体装置の製造方法
US5017517A (en) Method of fabricating semiconductor device using an Sb protection layer
JPH033935B2 (ja)
JP2002057142A (ja) 化合物半導体装置の製造方法
US5483089A (en) Electrically isolated MESFET
JP3092370B2 (ja) 微細ゲート電極の形成方法
JP2002141499A (ja) 電界効果トランジスタ及びその製造方法
KR940004274B1 (ko) 이종구조 갈륨 비소 반도체 장치의 소자분리 방법
JPH033936B2 (ja)
JPS6341078A (ja) 半導体装置の製造方法
US5021363A (en) Method of selectively producing conductive members on a semiconductor surface
JP2658884B2 (ja) 半導体装置の製造方法
JP2776053B2 (ja) 半導体装置の製造方法
JPH03292743A (ja) 電界効果トランジスタの製造方法