JPH0410439A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0410439A JPH0410439A JP11000090A JP11000090A JPH0410439A JP H0410439 A JPH0410439 A JP H0410439A JP 11000090 A JP11000090 A JP 11000090A JP 11000090 A JP11000090 A JP 11000090A JP H0410439 A JPH0410439 A JP H0410439A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野］
本発明は化合物半導体ＭＥＳＦＥＴ及び２次元電子ガス
ＦＥＴ （以後２ＤＥＧＦＥＴと略称する）などの半導
体装置及びその製造方法に係り、特に０．１μｍ以下の
ゲート長を有するＦＥＴ、２ＤＥＧＦＥＴなどの半導体
装置及びその製造方法に関する。
ＦＥＴ （以後２ＤＥＧＦＥＴと略称する）などの半導
体装置及びその製造方法に係り、特に０．１μｍ以下の
ゲート長を有するＦＥＴ、２ＤＥＧＦＥＴなどの半導体
装置及びその製造方法に関する。
【従来の技術］
化合物半導体は、電子の移動度および飽和速度の大きい
ことにより、高周波で動作する素子としてその重要性を
増している。ゲート電極によって。 そのキャリアを変調するＦＥＴ、２ＤＥＧＦＥＴにおい
ては、そのゲート長を短縮することにより。 高性能化を図っている。これに関しては２例えばアイ
イー イー イー、エレクトロン デバイス レターズ
、ＥＤ−８巻、４８９頁（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、 ｖｏｌ、ＥＤＬ
−８，ｐ、４８９（１９８７））等の文献において論じ
られている。 従来は、電子線直接描画法を用い、短ゲート長を実現し
ていた。第２図は、従来から用いられている０、１μｍ
前後の短ゲート長のゲート形成方法を示す。 （ａ）ソース電極２２・ドレイン電極２３を有する化合
物半導体ウェハ２１を用意する。 （ｂ）電子線レジスト２４を直接描画して０．１μｍの
レジストパターン２５を形成する。 （ｃ）化合物半導体ウェハ２１をリセスエッチングした
後、ゲート金属２６′を被着する。 （ｄ）リフトオフにより、不要な部分の金属膜を除去し
、ゲート電極２６のパターンを完成させる。 しかしながら、従来用いられていた電子線直接描画法で
は、０．１μｍのゲート長を再現性良く作製することは
次の理由から困難であった。 （１）０．１μｍという寸法は、現在電子線描画装置で
描画できる最小寸法であり、ウェハ面内均一性及び再現
性に問題がある。 （２）ゲート電極をリフトオフで作製する際、ウェハと
ゲート電極の密着性が悪く、電極の剥がれに因るゲート
断線が起こりやすい。 以上述べたごとく、電子線直接描画法を用いて０．１μ
ｍ以下のゲート長を再現性良く形成するのは困難であっ
た。 【発明が解決しようとする課題】 本発明の目的は、０．１μｍ前後の微細なゲート電極を
有する半導体装置及びその再現性の良い製造方法を提供
することにある。
ことにより、高周波で動作する素子としてその重要性を
増している。ゲート電極によって。 そのキャリアを変調するＦＥＴ、２ＤＥＧＦＥＴにおい
ては、そのゲート長を短縮することにより。 高性能化を図っている。これに関しては２例えばアイ
イー イー イー、エレクトロン デバイス レターズ
、ＥＤ−８巻、４８９頁（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、 ｖｏｌ、ＥＤＬ
−８，ｐ、４８９（１９８７））等の文献において論じ
られている。 従来は、電子線直接描画法を用い、短ゲート長を実現し
ていた。第２図は、従来から用いられている０、１μｍ
前後の短ゲート長のゲート形成方法を示す。 （ａ）ソース電極２２・ドレイン電極２３を有する化合
物半導体ウェハ２１を用意する。 （ｂ）電子線レジスト２４を直接描画して０．１μｍの
レジストパターン２５を形成する。 （ｃ）化合物半導体ウェハ２１をリセスエッチングした
後、ゲート金属２６′を被着する。 （ｄ）リフトオフにより、不要な部分の金属膜を除去し
、ゲート電極２６のパターンを完成させる。 しかしながら、従来用いられていた電子線直接描画法で
は、０．１μｍのゲート長を再現性良く作製することは
次の理由から困難であった。 （１）０．１μｍという寸法は、現在電子線描画装置で
描画できる最小寸法であり、ウェハ面内均一性及び再現
性に問題がある。 （２）ゲート電極をリフトオフで作製する際、ウェハと
ゲート電極の密着性が悪く、電極の剥がれに因るゲート
断線が起こりやすい。 以上述べたごとく、電子線直接描画法を用いて０．１μ
ｍ以下のゲート長を再現性良く形成するのは困難であっ
た。 【発明が解決しようとする課題】 本発明の目的は、０．１μｍ前後の微細なゲート電極を
有する半導体装置及びその再現性の良い製造方法を提供
することにある。
上記目的は、第１図に示す方法により達成できる。以下
に図面を用いて、その方法を説明する。 （ａ）（１００）面を主表面とする基板１０の上に、第
３の結晶層１３．第２の結晶層１２．第１の結晶層１１
が少なくともエピタキシャル成長されたウェハを用意し
、このウェハ上にエツチングマスク１４を形成する。こ
のエツチングマスク１４にはＳｉＯ２等の絶縁膜を用い
、その寸法は０゜２μｍ以下が望ましい。この加工には
通常、電子線描画技術を用いる。 （ｂ）例えば、ＮＨ４ＯＨ： Ｈ２Ｏ２： Ｈ２Ｏ系等
のエツチング液を用い、第１の結晶層１１の全部と第２
の結晶層１２の一部の深さまで化学エツチング法により
７字型の溝１５を形成する。化学エツチングによれば、
決まった面指数のエツチング面が安定して得られること
が知られている。この形状と結晶面方位の関係について
は、後に第３図を用いて詳しく説明する。 該ウェハにおいては、［０１１］方向へ線状に伸びるエ
ツチングマスク１４のパターンの（０１１）臂開面にお
けるエツチング面の断面形状は７字型になっている。即
ち、該ウェハの７字型を構成する表面は（１１１）Ａ面
及び（１１１）Ａ面であり、その角度は約５４度である
。 （ｃ）続いて９反応性イオンエツチング（ＲＩＥ：Ｒｅ
ａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法あるいはウ
ェットエツチング法を用いて、該開口部１６に露出して
いる第２の結晶層１２をエツチングする。この時第３の
結晶層１３および第１の結晶層１１は第２の結晶層１２
に対して充分高いエツチング選択比を持っている。 この結果、第１の結晶層１１の底面に作られた開口寸法
Ｑのパターンをもちいて、ゲート電極を形成できる。 この時第１の結晶層１１がアンドープ高抵抗半導体層、
第２の結晶層１２が高不純物濃度半導体層、第３の結晶
層１３が適当な不純物濃度を有する半導体能動層であれ
ば、ゲート長ｆｉｇの化合物半導体ＭＥＳＦＥＴが作製
される。 ［作用］ 第１図に示すような、エツチング断面形状が７字型にな
る結晶構造について、その組み合わせの一例を以下にあ
げる。基板１０及び第２の結晶層１２はＧ ａ Ａ ｓ
を用い、第１の結晶層１１及び第３の結晶層１３として
ＡｌＧａＡｓを用いる。 この後に、ＧａＡｓとＡ Ｉ Ｇ ａ Ａ ｓのエツチ
ング選択比が充分大きな別のエツチング法でさらに第２
の結晶層１２をエツチングすると、第１の結晶層１１で
あるＡ Ｉ Ｇ ａ Ａ ｓのひさしが第２の結晶層１
２であるＧａＡｓ上に作製できる。このひさしを用いて
、ゲート長Ｑｇのゲート電極を形成する。 なお所望のゲート長Ｑｇを得るための各層の厚さは、簡
単な幾何形状の計算によって求めることが可能である。 ［実施例１ 以下に２本発明を実施例により説明する。 〔実施例１〕 第４図はＡｌＧａＡｓ／ＧａＡｓ ２ＤＥＧＦＥＴの作
製に本発明を適用したときの断面工程図を表わしている
。 （ａ）ソース電極３１およびドレイン電極３２を有する
Ａ Ｉ Ｇ ａ Ａ ｓ ／ Ｇ ａ Ａ ｓ ２ Ｄ
Ｅ Ｇ Ｆ Ｅ Ｔウェハ３０を用意する。絶縁膜３
３はゲート電極形成部が開口されており開口寸法Ｑ１は
０．５μｍである。絶縁膜３３には９例えばＳｉｎ、Ｃ
ＶＤ膜５０００人を用い、開口部の形成にはＲＩＥ（Ｒ
ｅａｃｔｉｖｅ工ｏｎ Ｅｔｃｈｉｎｇ）を用いる。 ＡｌＧａＡｓ／ＧａＡｓ２ＤＥＧＦＥＴウエハ３０の結
晶構造は、半絶縁性ＧａＡｓ基板３００゜ｕｎ−ＧａＡ
ｓチャネル層３０１ 、 ｎ＋Ａ Ｉ Ｇ ａ Ａｓ１
！子供給層３０２．ｎ＋ＧａＡｓキャップ層３０３、ｕ
ｎ−ＡｌＧａＡｓマスク層３０４からなっている。簡単
のために２本発明と直接関係ないｕｎ−ＡＩＧａＡｓバ
ッファ層、ｕｎ−ＡＩＧａＡｓスペーサ層等は図中では
省略している。ｕｎ−ＡｌＧａＡｓマスク層３０４の厚
さは３００ｎｍ、ｎ＋ＧａＡｓキャップ層３０３の厚さ
は１６０ｎｍを用いた。 尚、ソース電極３１及びドレイン電極３２はオーミック
接触を得るため、ｎ＋ＧａＡｓキャップ層３０３上層形
０３上ている。 （ｂ）ＳｉＯ□プラズマＣＶＤ膜の被着と該膜のＲＩＥ
異方性エツチングにより、５ｉｎ２プラズマＣＶＤ膜の
側壁３４を形成する。異方性のエツチングにはエツチン
グガスとしてＣＨ’Ｆ３を用いる。該側壁３４によって
、さらに狭められた開口寸法Ｑ２は０．２μｍである。 （ｃ）ＮＨ４０Ｈ：Ｈ２Ｏ２：Ｈ２０＝２０：１：８０
０（容積比）のエツチング液を用い、ｕｎ−ＡＩＧ ａ
’Ａ ｓマスク層３０４の全部と、ｎ＋ＧａＡｓキャ
ップ層３０３の上から４０ｎｍまでの深さまでエツチン
グする。エツチング速度は、２５℃において４０ ｎ
ｍ／ｗｉｎと非常に遅いため、そのエツチング深さはエ
ツチング時間によって精密に制御できる。 この時、ｕｎ−ＡｌＧａＡｓマスク層３０４によってで
きる開口部の寸法Ｑは０．１μｍである。 （ｄ）ｎ＋ＧａＡｓキャップ層３０３をＲＩＥでエツチ
ングする。エツチングガスにはＣＣｌ２Ｆ２とＨｅの混
合ガスをもちいる。 本反応系においては、ＡｌＧａＡｓとＧａＡｓとのエツ
チング選択比は２０’Ｏ０以上あるため。 Ａ Ｉ Ｇ ａ Ａ ｓ層３０４はＧａＡＳ層３０３に
対する良好な選択エツチングマスクとなる。さらに下層
のｎ ” Ａ Ｉ Ｇ ａ Ａ ｓ電子供給層３０２の
存在のために、ｎ＋ＧａＡｓキャップ層３０３の深さ方
向のエツチングが完了すると、サイドエツチングが進む
。こうしてｕｎ−ＡｌＧａＡｓマスク層３０４のひさし
が形成される。 （ｅ）アルミニウム（Ａｌ）３５’を３００ｎｍ真空蒸
着する。この時のゲート長ｕｇは０．１μｍであった。 （ｆ）Ａｌゲート電極３５を、ＳＯＧあるいはレジスト
等の絶縁物３６で埋込んだ後、平坦化エツチング技術を
用いて不要な部分のＡ１膜を除去する。 以上の如く形成されたＱｇｏ、１μｍの２ＤＥＧＦＥＴ
について、従来のＱｇｏ、３μｍ素子と性能を比較した
。その結果、最大発振周波数ｆ ｍａｘは１４０ＧＨｚ
から２６０ＧＨｚに改善された。また４０ＧＨｚにおけ
る利得はＧａ＝１’５ｄＢ、雑音指数はＮＦ＝１．８ｄ
Ｂが得られた。 〔実施例２〕 第５図はＡｌＧａＡｓ／ＩｎＧａＡｓ２ＤＥＧＦＥＴの
作製に本発明を適用したときの構造図であるる。 半絶縁性Ｇ ａ Ａ ｓ基板４００上に、高抵抗バッフ
ァ層４０１．ｕｎ−ＩｎＧａＡｓチャネル層４０２、ｕ
ｎ−ＡＩＧａＡｓスペーサ層４Ｑ３．ｎ＋ＡｌＧａＡｓ
電子供給層４０４．ｕｎ−ＡＩＧａＡｓバリア層４０５
、 ｎ＋Ｇ ａ Ａ ｓキャップ層４０６゜ｕｎ−Ａ
ｌＧａＡｓ４０７を順次成長したウェハに。 ソース電極４１．ドレイン電極４２．ゲート電極４３を
配置したシュウドモルフィク２ＤＥＧＦＥＴが図に示さ
れている。４０８は２次元電子ガス即ち２ＤＥＣを表わ
している。 ゲート長Ｑｇを０．１μｍとした結果、従来の０゜２μ
ｍの素子に較べｆｔ（遮断周波数）は約２倍の１４０Ｇ
Ｈｚに改善でき、ｆｍａｘも３８０ＧＨ２を得ることが
できた。 〔実施例３〕 第６図はＩ ｎ Ａ Ｉ Ａ ｓ ／ Ｉ ｎ Ｇ ａ
Ａ ｓ ２ Ｄ Ｅ ＧＦＥＴの作製に本発明を適用
したときの構造図である。 半絶縁性ＩｎＰ基板５００上に、高抵抗バッファ層 ５
０１．ｕｎ−ＩｎＧａＡｓチャネル層５０２、ｕｎ−Ｉ
ｎＡＩＡｓスペーサ層５Ｑ３．ｎ＋Ｉｎ Ａ Ｉ Ａ
ｓ電子供給層５０４．ｕｎ−Ｉ ｎＡｌＡｓバリア層５
０５．ｎ＋ＩｎＧａＡｓキャップ層５０６、ｕｎ−Ｉ
ｎＧａＡｓ層５０７を順次成長したウェハに、ソース電
極５１．ドレイン電極５２゜ゲート電極５３を配置した
２ＤＥＧＦＥＴが図に示されている。 この素子の性能を４０ＧＨｚで評価し、ｆｍａｘ＝４２
０ＧＨｚ、ＮＦ＝０．５ｔ３Ｂの良好な性能を得た。 これまでは９本構造を単体素子に適用した時の効果につ
いて述べてきた。これらの素子を集積化したモノリシッ
クマイクロ波集積回路素子、メモリ素子、論理回路素子
なども性能の向上が図れることは言うまでもない。 【発明の効果］ 本発明によれば９通常のりソグラフィ技術では不可能な
０．１μｍ以下ゲート長を再現性よく実現できる。この
ため本発明による素子は、従来の０．１μｍ以上のゲー
ト長を有する２ＤＥＧＦＥＴあるいはＭＥＳＦＥＴと比
較して、出力、利得。 最大発振周波数ｆｍａｘ、最小雑音指数Ｎ Ｆ ｏ＋ｉ
ｒ＋等の素子特性を改善できた。
に図面を用いて、その方法を説明する。 （ａ）（１００）面を主表面とする基板１０の上に、第
３の結晶層１３．第２の結晶層１２．第１の結晶層１１
が少なくともエピタキシャル成長されたウェハを用意し
、このウェハ上にエツチングマスク１４を形成する。こ
のエツチングマスク１４にはＳｉＯ２等の絶縁膜を用い
、その寸法は０゜２μｍ以下が望ましい。この加工には
通常、電子線描画技術を用いる。 （ｂ）例えば、ＮＨ４ＯＨ： Ｈ２Ｏ２： Ｈ２Ｏ系等
のエツチング液を用い、第１の結晶層１１の全部と第２
の結晶層１２の一部の深さまで化学エツチング法により
７字型の溝１５を形成する。化学エツチングによれば、
決まった面指数のエツチング面が安定して得られること
が知られている。この形状と結晶面方位の関係について
は、後に第３図を用いて詳しく説明する。 該ウェハにおいては、［０１１］方向へ線状に伸びるエ
ツチングマスク１４のパターンの（０１１）臂開面にお
けるエツチング面の断面形状は７字型になっている。即
ち、該ウェハの７字型を構成する表面は（１１１）Ａ面
及び（１１１）Ａ面であり、その角度は約５４度である
。 （ｃ）続いて９反応性イオンエツチング（ＲＩＥ：Ｒｅ
ａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法あるいはウ
ェットエツチング法を用いて、該開口部１６に露出して
いる第２の結晶層１２をエツチングする。この時第３の
結晶層１３および第１の結晶層１１は第２の結晶層１２
に対して充分高いエツチング選択比を持っている。 この結果、第１の結晶層１１の底面に作られた開口寸法
Ｑのパターンをもちいて、ゲート電極を形成できる。 この時第１の結晶層１１がアンドープ高抵抗半導体層、
第２の結晶層１２が高不純物濃度半導体層、第３の結晶
層１３が適当な不純物濃度を有する半導体能動層であれ
ば、ゲート長ｆｉｇの化合物半導体ＭＥＳＦＥＴが作製
される。 ［作用］ 第１図に示すような、エツチング断面形状が７字型にな
る結晶構造について、その組み合わせの一例を以下にあ
げる。基板１０及び第２の結晶層１２はＧ ａ Ａ ｓ
を用い、第１の結晶層１１及び第３の結晶層１３として
ＡｌＧａＡｓを用いる。 この後に、ＧａＡｓとＡ Ｉ Ｇ ａ Ａ ｓのエツチ
ング選択比が充分大きな別のエツチング法でさらに第２
の結晶層１２をエツチングすると、第１の結晶層１１で
あるＡ Ｉ Ｇ ａ Ａ ｓのひさしが第２の結晶層１
２であるＧａＡｓ上に作製できる。このひさしを用いて
、ゲート長Ｑｇのゲート電極を形成する。 なお所望のゲート長Ｑｇを得るための各層の厚さは、簡
単な幾何形状の計算によって求めることが可能である。 ［実施例１ 以下に２本発明を実施例により説明する。 〔実施例１〕 第４図はＡｌＧａＡｓ／ＧａＡｓ ２ＤＥＧＦＥＴの作
製に本発明を適用したときの断面工程図を表わしている
。 （ａ）ソース電極３１およびドレイン電極３２を有する
Ａ Ｉ Ｇ ａ Ａ ｓ ／ Ｇ ａ Ａ ｓ ２ Ｄ
Ｅ Ｇ Ｆ Ｅ Ｔウェハ３０を用意する。絶縁膜３
３はゲート電極形成部が開口されており開口寸法Ｑ１は
０．５μｍである。絶縁膜３３には９例えばＳｉｎ、Ｃ
ＶＤ膜５０００人を用い、開口部の形成にはＲＩＥ（Ｒ
ｅａｃｔｉｖｅ工ｏｎ Ｅｔｃｈｉｎｇ）を用いる。 ＡｌＧａＡｓ／ＧａＡｓ２ＤＥＧＦＥＴウエハ３０の結
晶構造は、半絶縁性ＧａＡｓ基板３００゜ｕｎ−ＧａＡ
ｓチャネル層３０１ 、 ｎ＋Ａ Ｉ Ｇ ａ Ａｓ１
！子供給層３０２．ｎ＋ＧａＡｓキャップ層３０３、ｕ
ｎ−ＡｌＧａＡｓマスク層３０４からなっている。簡単
のために２本発明と直接関係ないｕｎ−ＡＩＧａＡｓバ
ッファ層、ｕｎ−ＡＩＧａＡｓスペーサ層等は図中では
省略している。ｕｎ−ＡｌＧａＡｓマスク層３０４の厚
さは３００ｎｍ、ｎ＋ＧａＡｓキャップ層３０３の厚さ
は１６０ｎｍを用いた。 尚、ソース電極３１及びドレイン電極３２はオーミック
接触を得るため、ｎ＋ＧａＡｓキャップ層３０３上層形
０３上ている。 （ｂ）ＳｉＯ□プラズマＣＶＤ膜の被着と該膜のＲＩＥ
異方性エツチングにより、５ｉｎ２プラズマＣＶＤ膜の
側壁３４を形成する。異方性のエツチングにはエツチン
グガスとしてＣＨ’Ｆ３を用いる。該側壁３４によって
、さらに狭められた開口寸法Ｑ２は０．２μｍである。 （ｃ）ＮＨ４０Ｈ：Ｈ２Ｏ２：Ｈ２０＝２０：１：８０
０（容積比）のエツチング液を用い、ｕｎ−ＡＩＧ ａ
’Ａ ｓマスク層３０４の全部と、ｎ＋ＧａＡｓキャ
ップ層３０３の上から４０ｎｍまでの深さまでエツチン
グする。エツチング速度は、２５℃において４０ ｎ
ｍ／ｗｉｎと非常に遅いため、そのエツチング深さはエ
ツチング時間によって精密に制御できる。 この時、ｕｎ−ＡｌＧａＡｓマスク層３０４によってで
きる開口部の寸法Ｑは０．１μｍである。 （ｄ）ｎ＋ＧａＡｓキャップ層３０３をＲＩＥでエツチ
ングする。エツチングガスにはＣＣｌ２Ｆ２とＨｅの混
合ガスをもちいる。 本反応系においては、ＡｌＧａＡｓとＧａＡｓとのエツ
チング選択比は２０’Ｏ０以上あるため。 Ａ Ｉ Ｇ ａ Ａ ｓ層３０４はＧａＡＳ層３０３に
対する良好な選択エツチングマスクとなる。さらに下層
のｎ ” Ａ Ｉ Ｇ ａ Ａ ｓ電子供給層３０２の
存在のために、ｎ＋ＧａＡｓキャップ層３０３の深さ方
向のエツチングが完了すると、サイドエツチングが進む
。こうしてｕｎ−ＡｌＧａＡｓマスク層３０４のひさし
が形成される。 （ｅ）アルミニウム（Ａｌ）３５’を３００ｎｍ真空蒸
着する。この時のゲート長ｕｇは０．１μｍであった。 （ｆ）Ａｌゲート電極３５を、ＳＯＧあるいはレジスト
等の絶縁物３６で埋込んだ後、平坦化エツチング技術を
用いて不要な部分のＡ１膜を除去する。 以上の如く形成されたＱｇｏ、１μｍの２ＤＥＧＦＥＴ
について、従来のＱｇｏ、３μｍ素子と性能を比較した
。その結果、最大発振周波数ｆ ｍａｘは１４０ＧＨｚ
から２６０ＧＨｚに改善された。また４０ＧＨｚにおけ
る利得はＧａ＝１’５ｄＢ、雑音指数はＮＦ＝１．８ｄ
Ｂが得られた。 〔実施例２〕 第５図はＡｌＧａＡｓ／ＩｎＧａＡｓ２ＤＥＧＦＥＴの
作製に本発明を適用したときの構造図であるる。 半絶縁性Ｇ ａ Ａ ｓ基板４００上に、高抵抗バッフ
ァ層４０１．ｕｎ−ＩｎＧａＡｓチャネル層４０２、ｕ
ｎ−ＡＩＧａＡｓスペーサ層４Ｑ３．ｎ＋ＡｌＧａＡｓ
電子供給層４０４．ｕｎ−ＡＩＧａＡｓバリア層４０５
、 ｎ＋Ｇ ａ Ａ ｓキャップ層４０６゜ｕｎ−Ａ
ｌＧａＡｓ４０７を順次成長したウェハに。 ソース電極４１．ドレイン電極４２．ゲート電極４３を
配置したシュウドモルフィク２ＤＥＧＦＥＴが図に示さ
れている。４０８は２次元電子ガス即ち２ＤＥＣを表わ
している。 ゲート長Ｑｇを０．１μｍとした結果、従来の０゜２μ
ｍの素子に較べｆｔ（遮断周波数）は約２倍の１４０Ｇ
Ｈｚに改善でき、ｆｍａｘも３８０ＧＨ２を得ることが
できた。 〔実施例３〕 第６図はＩ ｎ Ａ Ｉ Ａ ｓ ／ Ｉ ｎ Ｇ ａ
Ａ ｓ ２ Ｄ Ｅ ＧＦＥＴの作製に本発明を適用
したときの構造図である。 半絶縁性ＩｎＰ基板５００上に、高抵抗バッファ層 ５
０１．ｕｎ−ＩｎＧａＡｓチャネル層５０２、ｕｎ−Ｉ
ｎＡＩＡｓスペーサ層５Ｑ３．ｎ＋Ｉｎ Ａ Ｉ Ａ
ｓ電子供給層５０４．ｕｎ−Ｉ ｎＡｌＡｓバリア層５
０５．ｎ＋ＩｎＧａＡｓキャップ層５０６、ｕｎ−Ｉ
ｎＧａＡｓ層５０７を順次成長したウェハに、ソース電
極５１．ドレイン電極５２゜ゲート電極５３を配置した
２ＤＥＧＦＥＴが図に示されている。 この素子の性能を４０ＧＨｚで評価し、ｆｍａｘ＝４２
０ＧＨｚ、ＮＦ＝０．５ｔ３Ｂの良好な性能を得た。 これまでは９本構造を単体素子に適用した時の効果につ
いて述べてきた。これらの素子を集積化したモノリシッ
クマイクロ波集積回路素子、メモリ素子、論理回路素子
なども性能の向上が図れることは言うまでもない。 【発明の効果］ 本発明によれば９通常のりソグラフィ技術では不可能な
０．１μｍ以下ゲート長を再現性よく実現できる。この
ため本発明による素子は、従来の０．１μｍ以上のゲー
ト長を有する２ＤＥＧＦＥＴあるいはＭＥＳＦＥＴと比
較して、出力、利得。 最大発振周波数ｆｍａｘ、最小雑音指数Ｎ Ｆ ｏ＋ｉ
ｒ＋等の素子特性を改善できた。
第１図は本発明によるゲート形成工程の断面工程図、第
２図は従来のゲート形成工程の断面工程図、第３図は結
晶のエツチング断面形状と結晶面方位の関係を示す説明
図、第４図はＡｌＧａＡｓ／ＧａＡｓ２ＤＥＧＦＥＴの
作製に本発明を適用したときの断面工程図、第５図は本
発明の１実施例のＡｌＧａＡｓ／ＩｎＧａＡｓ２ＤＥＧ
ＦＥＴの断面構造図、第６図は本発明の一実施例のＩｎ
ＡｌＡｓ／ＩｎＧａＡｓ２ＤＥＧＦＥＴの断面構造図で
ある。 符号の説明 １ｏ・・・半導体基板、１１・・・・第１の結晶層、１
２・・・第２の結晶層、１３・・・第３の結晶層、１４
・・・エツチングマスク、１５・・・溝、１６・・・開
口部、Ｑ、・Ｑｌ、β２・・・開口寸法、２１・・・化
合物半導体ウェハ。 ２２．３１，４１．５１・・・ソース電極、２３，３２
．４２．５２・・・ドレイン電極、２４・・・電子線レ
ジスト、２５・・・０．１μｍのレジストパターン。 ２６．４３．５３−・・ゲート電極、 ３０ ・−Ｇａ
Ａｓ／ＡｌＧａＡｓ２ＤＥＧＦＥＴウエハ、３００，４
００−・・半絶縁性Ｇａ Ａ ｓ基板、３０１−ｕｎ−
ＧａＡｓチャネル層。 ３０２−ｎ＋ＡｌＧａＡｓ電子供給層、３０３−・・ｎ
＋Ｇ ａ Ａ ｓキャップ層＋ ３０４ ・＝ｕｎ
Ａ Ｉ Ｇ ａＡｓマスク層、３３・・・絶縁膜、３４
・・・側壁、Ｑｇ・・・ゲート長、３５・・・アルミニ
ウム（Ａｌ）、３５’・・・ＡＩゲート電極、３６・・
・絶縁物、４０・・・ＩｎＧａＡｓ／ ＡｌＧａＡｓ
２ＤＥＧＦＥＴウエハ、４０１，５０１−・・高抵抗
バッファ層、４０２，５０２・＝ｕｎ−ＩｎＧａＡｓチ
ャネルＪ！Ｌ ４０３−ｕｎ−Ａ Ｉ Ｇ ａ Ａ ｓ
スペーサ層、４０４−ｎ＋ＡｌＧａＡｓ電子供給層。 ４０５・・・ｕｎ−Ａ Ｉ Ｇ ａ Ａ ｓバリア層、
４０６−ｎ” Ｇ ａ Ａ ｓキ’ｒツブ層、４０７−
ｕｎ−ＡｌＧａＡｓ層、４０８−２次元電子ガス、 ５
０ ・−ＩｎＡＩＡｓ／ＴｎＧａＡｓ２ＤＥＧＦＥＴウ
ェハ、５００・・・半絶縁性１ｎＰ基板、 ５０３−ｕ
ｎ −Ｉ ｎＡ Ｉ Ａ ｓスペーサ層、５０４ ・・
・ｎ ＋ Ｉ ｎ Ａ Ｉ Ａ ｓ電子供給層、 ５０
５−ｕｎ −Ｉ ｎ Ａ Ｉ Ａ ｓバリア層、５０６
−ｎ＋Ｉ ｎＧａＡＳキャップ層＋ ５０７−ｕｎ−Ｉ
ｎＡＩＡｓ層■ 図 〔ｏｔｔ） 冨 図 篤 第 図
２図は従来のゲート形成工程の断面工程図、第３図は結
晶のエツチング断面形状と結晶面方位の関係を示す説明
図、第４図はＡｌＧａＡｓ／ＧａＡｓ２ＤＥＧＦＥＴの
作製に本発明を適用したときの断面工程図、第５図は本
発明の１実施例のＡｌＧａＡｓ／ＩｎＧａＡｓ２ＤＥＧ
ＦＥＴの断面構造図、第６図は本発明の一実施例のＩｎ
ＡｌＡｓ／ＩｎＧａＡｓ２ＤＥＧＦＥＴの断面構造図で
ある。 符号の説明 １ｏ・・・半導体基板、１１・・・・第１の結晶層、１
２・・・第２の結晶層、１３・・・第３の結晶層、１４
・・・エツチングマスク、１５・・・溝、１６・・・開
口部、Ｑ、・Ｑｌ、β２・・・開口寸法、２１・・・化
合物半導体ウェハ。 ２２．３１，４１．５１・・・ソース電極、２３，３２
．４２．５２・・・ドレイン電極、２４・・・電子線レ
ジスト、２５・・・０．１μｍのレジストパターン。 ２６．４３．５３−・・ゲート電極、 ３０ ・−Ｇａ
Ａｓ／ＡｌＧａＡｓ２ＤＥＧＦＥＴウエハ、３００，４
００−・・半絶縁性Ｇａ Ａ ｓ基板、３０１−ｕｎ−
ＧａＡｓチャネル層。 ３０２−ｎ＋ＡｌＧａＡｓ電子供給層、３０３−・・ｎ
＋Ｇ ａ Ａ ｓキャップ層＋ ３０４ ・＝ｕｎ
Ａ Ｉ Ｇ ａＡｓマスク層、３３・・・絶縁膜、３４
・・・側壁、Ｑｇ・・・ゲート長、３５・・・アルミニ
ウム（Ａｌ）、３５’・・・ＡＩゲート電極、３６・・
・絶縁物、４０・・・ＩｎＧａＡｓ／ ＡｌＧａＡｓ
２ＤＥＧＦＥＴウエハ、４０１，５０１−・・高抵抗
バッファ層、４０２，５０２・＝ｕｎ−ＩｎＧａＡｓチ
ャネルＪ！Ｌ ４０３−ｕｎ−Ａ Ｉ Ｇ ａ Ａ ｓ
スペーサ層、４０４−ｎ＋ＡｌＧａＡｓ電子供給層。 ４０５・・・ｕｎ−Ａ Ｉ Ｇ ａ Ａ ｓバリア層、
４０６−ｎ” Ｇ ａ Ａ ｓキ’ｒツブ層、４０７−
ｕｎ−ＡｌＧａＡｓ層、４０８−２次元電子ガス、 ５
０ ・−ＩｎＡＩＡｓ／ＴｎＧａＡｓ２ＤＥＧＦＥＴウ
ェハ、５００・・・半絶縁性１ｎＰ基板、 ５０３−ｕ
ｎ −Ｉ ｎＡ Ｉ Ａ ｓスペーサ層、５０４ ・・
・ｎ ＋ Ｉ ｎ Ａ Ｉ Ａ ｓ電子供給層、 ５０
５−ｕｎ −Ｉ ｎ Ａ Ｉ Ａ ｓバリア層、５０６
−ｎ＋Ｉ ｎＧａＡＳキャップ層＋ ５０７−ｕｎ−Ｉ
ｎＡＩＡｓ層■ 図 〔ｏｔｔ） 冨 図 篤 第 図
Claims (1)
- 【特許請求の範囲】 １、少なくとも、Ｖ字型の側面と平坦な底面とからなる
断面構造の溝を有する第１の結晶層と、該第１の結晶層
の溝の底面とつながり且つサイドエッチングの大きな溝
を有する第２の結晶層と、該第２の結晶層の下に位置す
る能動層と、該能動層上にゲート電極を有することを特
徴とする半導体装置。 ２、少なくとも、半導体基板上に能動層と第２の結晶層
と第１の結晶層とをエピタキシャル成長する工程と、該
第１の結晶層を貫通し且つ該第２の結晶層の一部の深さ
までＶ溝を形成する工程と、該第１の結晶層をエッチン
グマスクに用い該第２の結晶層にサイドエッチングがは
いるようにエッチングする工程と、該エッチングにより
形成された溝にゲート電極を形成する工程よりなること
を特徴とする半導体装置の製造方法。 ３、上記のＶ溝を形成する工程において、化学エッチン
グ法を用いることを特徴とする請求項２記載の半導体装
置の製造方法。 ４、請求項１記載の半導体装置を能動素子として用いた
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11000090A JPH0410439A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11000090A JPH0410439A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410439A true JPH0410439A (ja) | 1992-01-14 |
Family
ID=14524559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11000090A Pending JPH0410439A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410439A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855863A (ja) * | 1994-08-15 | 1996-02-27 | Nec Corp | 電界効果型半導体装置の製造方法 |
-
1990
- 1990-04-27 JP JP11000090A patent/JPH0410439A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855863A (ja) * | 1994-08-15 | 1996-02-27 | Nec Corp | 電界効果型半導体装置の製造方法 |
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