JPH0855863A - 電界効果型半導体装置の製造方法 - Google Patents
電界効果型半導体装置の製造方法Info
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- JPH0855863A JPH0855863A JP21173894A JP21173894A JPH0855863A JP H0855863 A JPH0855863 A JP H0855863A JP 21173894 A JP21173894 A JP 21173894A JP 21173894 A JP21173894 A JP 21173894A JP H0855863 A JPH0855863 A JP H0855863A
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- forming
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- film
- insulating film
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Abstract
(57)【要約】
【目的】 Ｔ型或いはＹ型のゲート電極を備える電界効
果型半導体装置において、ゲート電極の機械的強度を高
めて半導体装置の信頼性を改善する。 【構成】 半導体基板１〜４上に絶縁膜５を形成し、か
つこの絶縁膜５に開口側面５ｂが上向きのテーパ状をし
た開口部５ａを形成する。次いで、絶縁膜５をマスクに
して開口部５ａに臨む箇所の半導体基板１〜４にリセス
部を形成する。次に、絶縁膜５上から第１の導電膜８を
形成し、この第１の導電膜８の一部を開口部５ａを通し
てリセス部７上に形成し、かつこの第１の導電膜８を所
要の厚さにまでエッチングしてテーパ状側面５ａ上の第
１の導電膜８ａを除去し、更にその上に第２の導電膜９
を形成し、パターニングしてゲート電極１０を形成す
る。
果型半導体装置において、ゲート電極の機械的強度を高
めて半導体装置の信頼性を改善する。 【構成】 半導体基板１〜４上に絶縁膜５を形成し、か
つこの絶縁膜５に開口側面５ｂが上向きのテーパ状をし
た開口部５ａを形成する。次いで、絶縁膜５をマスクに
して開口部５ａに臨む箇所の半導体基板１〜４にリセス
部を形成する。次に、絶縁膜５上から第１の導電膜８を
形成し、この第１の導電膜８の一部を開口部５ａを通し
てリセス部７上に形成し、かつこの第１の導電膜８を所
要の厚さにまでエッチングしてテーパ状側面５ａ上の第
１の導電膜８ａを除去し、更にその上に第２の導電膜９
を形成し、パターニングしてゲート電極１０を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ等
の素子を有する電界効果型半導体装置の製造方法に関
し、特に断面形状がＴ型或いはＹ型のゲート電極を有す
る電界効果型半導体装置の製造方法に関する。
の素子を有する電界効果型半導体装置の製造方法に関
し、特に断面形状がＴ型或いはＹ型のゲート電極を有す
る電界効果型半導体装置の製造方法に関する。
【０００２】
【従来の技術】電界効果トランジスタの高微細化を目的
として、ゲート長を極めて短くしたＴ型或いはＹ型のゲ
ート電極を有する電界効果トランジスタが提案されてい
る。図５はその一例の電界効果トランジスタを製造工程
順に示す断面図である。先ず、図５（ａ）のように、Ｇ
ａＡｓ基板１１の上にバッファ層１２、能動層１３、ｎ
+ −ＧａＡｓからなるコンタクト層１４を順次エピタキ
シャル成長法によって形成する。また、このコンタクト
層１４の全面にシリコン酸化膜１５を堆積する。
として、ゲート長を極めて短くしたＴ型或いはＹ型のゲ
ート電極を有する電界効果トランジスタが提案されてい
る。図５はその一例の電界効果トランジスタを製造工程
順に示す断面図である。先ず、図５（ａ）のように、Ｇ
ａＡｓ基板１１の上にバッファ層１２、能動層１３、ｎ
+ −ＧａＡｓからなるコンタクト層１４を順次エピタキ
シャル成長法によって形成する。また、このコンタクト
層１４の全面にシリコン酸化膜１５を堆積する。
【０００３】次いで、図５（ｂ）のように、フォトレジ
スト膜１６を形成し、かつこのフォトレジスト膜１６の
ゲート電極を形成する領域に窓１６ａを開口する。そし
て、このフォトレジスト膜１６をマスクにしてフォトリ
ソグラフィ技術及び異方性エッチング法により前記シリ
コン酸化膜１５に開口部１５ａを開設する。しかる後、
図５（ｃ）のように、フォトレジスト膜１６を除去した
後、前記開口部１５ａを利用してコンタクト層１４と能
動層１３の一部を等方性エッチング法によりエッチング
し、リセス部１７を形成する。その上で、図５（ｄ）の
ように、全面にゲート金属であるＷＳｉ膜１８をスパッ
タリング法により成膜する。これにより、ＷＳｉ膜１８
の一部は前記シリコン酸化膜１５の開口部１５ａを通し
てリセス部１７の表面上に成膜される。
スト膜１６を形成し、かつこのフォトレジスト膜１６の
ゲート電極を形成する領域に窓１６ａを開口する。そし
て、このフォトレジスト膜１６をマスクにしてフォトリ
ソグラフィ技術及び異方性エッチング法により前記シリ
コン酸化膜１５に開口部１５ａを開設する。しかる後、
図５（ｃ）のように、フォトレジスト膜１６を除去した
後、前記開口部１５ａを利用してコンタクト層１４と能
動層１３の一部を等方性エッチング法によりエッチング
し、リセス部１７を形成する。その上で、図５（ｄ）の
ように、全面にゲート金属であるＷＳｉ膜１８をスパッ
タリング法により成膜する。これにより、ＷＳｉ膜１８
の一部は前記シリコン酸化膜１５の開口部１５ａを通し
てリセス部１７の表面上に成膜される。
【０００４】更に、図５（ｅ）のように、前記ＷＳｉ膜
１８の上に上層導電膜１９を被着し、前記ＷＳｉ膜１８
と上層導電膜１９をゲート電極としてパターン形成す
る。また、ゲート電極容量を低減して高周波特性を改善
するために、シリコン酸化膜１５を除去する。これによ
り、Ｔ型或いはＹ型のゲート電極２０が形成される。以
下、常法によりソース・ドレインを形成することで電界
効果トランジスタが完成されるが、その説明は省略す
る。このゲート電極の構造ではチャネル長を短く形成で
きる一方で、ゲート電極上部の面積を大きくでき、低抵
抗化が図れ、トランジスタの高速動作が可能となる。
１８の上に上層導電膜１９を被着し、前記ＷＳｉ膜１８
と上層導電膜１９をゲート電極としてパターン形成す
る。また、ゲート電極容量を低減して高周波特性を改善
するために、シリコン酸化膜１５を除去する。これによ
り、Ｔ型或いはＹ型のゲート電極２０が形成される。以
下、常法によりソース・ドレインを形成することで電界
効果トランジスタが完成されるが、その説明は省略す
る。このゲート電極の構造ではチャネル長を短く形成で
きる一方で、ゲート電極上部の面積を大きくでき、低抵
抗化が図れ、トランジスタの高速動作が可能となる。
【０００５】
【発明が解決しようとする課題】このような電界効果ト
ランジスタの製造方法では、ＷＳｉ膜１８をスパッタリ
ング法により成膜する際に、図５（ｄ）に示したよう
に、シリコン酸化膜１５の開口部１５ａの側面１５ｂに
ＷＳｉ膜１８が付着し、これがスパッタリングの進行と
共に開口部内に張り出してくるため狭窄が生じる。この
結果、ＷＳｉ膜１８の両側面にボイドによる欠損部Ｘが
発生し、この部分の厚さが低減される。したがって、そ
の後にシリコン酸化膜１５を除去してゲート電極２０が
孤立状態にされたときには、外力等によってゲート電極
が欠損部Ｘにおいて容易に折損される等の機械的強度が
低下され、電界効果トランジスタの信頼性が低下される
という問題がある。
ランジスタの製造方法では、ＷＳｉ膜１８をスパッタリ
ング法により成膜する際に、図５（ｄ）に示したよう
に、シリコン酸化膜１５の開口部１５ａの側面１５ｂに
ＷＳｉ膜１８が付着し、これがスパッタリングの進行と
共に開口部内に張り出してくるため狭窄が生じる。この
結果、ＷＳｉ膜１８の両側面にボイドによる欠損部Ｘが
発生し、この部分の厚さが低減される。したがって、そ
の後にシリコン酸化膜１５を除去してゲート電極２０が
孤立状態にされたときには、外力等によってゲート電極
が欠損部Ｘにおいて容易に折損される等の機械的強度が
低下され、電界効果トランジスタの信頼性が低下される
という問題がある。
【０００６】
【発明の目的】本発明の目的は、機械的強度を高めて信
頼性を改善したＴ型或いはＹ型ゲート電極を備える電界
効果型半導体装置の製造方法を提供することにある。
頼性を改善したＴ型或いはＹ型ゲート電極を備える電界
効果型半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の第１の製造方法
は、半導体基板上に絶縁膜を形成し、かつこの絶縁膜に
開口側面が上向きのテーパ状をした開口部を形成する工
程と、前記絶縁膜をマスクにして前記開口部に臨む箇所
の前記半導体基板にリセス部を形成する工程と、前記絶
縁膜上から導電膜を形成し、この導電膜の一部を前記開
口部を通して前記リセス部上に形成する工程と、前記導
電膜を所要パターンに形成してゲート電極を形成する工
程とを含んでいる。
は、半導体基板上に絶縁膜を形成し、かつこの絶縁膜に
開口側面が上向きのテーパ状をした開口部を形成する工
程と、前記絶縁膜をマスクにして前記開口部に臨む箇所
の前記半導体基板にリセス部を形成する工程と、前記絶
縁膜上から導電膜を形成し、この導電膜の一部を前記開
口部を通して前記リセス部上に形成する工程と、前記導
電膜を所要パターンに形成してゲート電極を形成する工
程とを含んでいる。
【０００８】また、本発明の第２の製造方法は、半導体
基板上に絶縁膜を形成し、かつこの絶縁膜に開口側面が
上向きのテーパ状をした開口部を形成する工程と、前記
絶縁膜をマスクにして前記開口部に臨む箇所の前記半導
体基板にリセス部を形成する工程と、前記絶縁膜上から
第１の導電膜を形成し、この第１の導電膜の一部を前記
開口部を通して前記リセス部上に形成する工程と、第１
の導電膜を所要の厚さにまでエッチングする工程と、少
なくとも前記第１の導電膜の上に第２の導電膜を形成す
る工程と、前記第１及び第２の導電膜を所要パターンに
形成してゲート電極を形成する工程とを含んでいる。
基板上に絶縁膜を形成し、かつこの絶縁膜に開口側面が
上向きのテーパ状をした開口部を形成する工程と、前記
絶縁膜をマスクにして前記開口部に臨む箇所の前記半導
体基板にリセス部を形成する工程と、前記絶縁膜上から
第１の導電膜を形成し、この第１の導電膜の一部を前記
開口部を通して前記リセス部上に形成する工程と、第１
の導電膜を所要の厚さにまでエッチングする工程と、少
なくとも前記第１の導電膜の上に第２の導電膜を形成す
る工程と、前記第１及び第２の導電膜を所要パターンに
形成してゲート電極を形成する工程とを含んでいる。
【０００９】ここで、前記第１及び第２の製造方法にお
いては、絶縁膜の開口部のテーパ状の側面を、半導体基
板の法線に対して３０°以上傾斜するように形成する。
また、この場合、絶縁膜を異方性ドライエッチング法と
等方性ドライエッチング法を順次用いて開口部を開設す
る。
いては、絶縁膜の開口部のテーパ状の側面を、半導体基
板の法線に対して３０°以上傾斜するように形成する。
また、この場合、絶縁膜を異方性ドライエッチング法と
等方性ドライエッチング法を順次用いて開口部を開設す
る。
【００１０】本発明の第３の製造方法は、半導体基板上
に絶縁膜を形成し、かつこの絶縁膜に開口部を形成する
工程と、前記絶縁膜をマスクにして前記開口部に臨む箇
所の前記半導体基板にリセス部を形成する工程と、前記
絶縁膜上から第１の導電膜を形成し、この第１の導電膜
の一部を前記開口部を通して前記リセス部上に形成する
工程と、第１の導電膜を所要の厚さにまでエッチングす
る工程と、少なくとも前記第１の導電膜の上に第２の導
電膜を形成する工程と、前記第１及び第２の導電膜を所
要パターンに形成してゲート電極を形成する工程とを含
んでいる。
に絶縁膜を形成し、かつこの絶縁膜に開口部を形成する
工程と、前記絶縁膜をマスクにして前記開口部に臨む箇
所の前記半導体基板にリセス部を形成する工程と、前記
絶縁膜上から第１の導電膜を形成し、この第１の導電膜
の一部を前記開口部を通して前記リセス部上に形成する
工程と、第１の導電膜を所要の厚さにまでエッチングす
る工程と、少なくとも前記第１の導電膜の上に第２の導
電膜を形成する工程と、前記第１及び第２の導電膜を所
要パターンに形成してゲート電極を形成する工程とを含
んでいる。
【００１１】
【作用】第１の製造方法では、シリコン酸化膜の開口部
を形成する際に、異方性及び等方性のエッチングを用い
て開口部の側面をテーパ状に形成しているので、開口部
の側面に成長される下層導電膜が内方に向けて張り出さ
れる量が少なくなり、開口部のリセス部上に成長される
下層導電膜と側面に成長される下層導電膜が連結される
ことにより生じるボイドの発生が抑制され、ボイドが原
因とされるゲート電極の側面部の欠損によりこの部分が
薄くなることが防止でき、ゲート電極の機械的な強度を
高め、信頼性を改善することが可能となる。
を形成する際に、異方性及び等方性のエッチングを用い
て開口部の側面をテーパ状に形成しているので、開口部
の側面に成長される下層導電膜が内方に向けて張り出さ
れる量が少なくなり、開口部のリセス部上に成長される
下層導電膜と側面に成長される下層導電膜が連結される
ことにより生じるボイドの発生が抑制され、ボイドが原
因とされるゲート電極の側面部の欠損によりこの部分が
薄くなることが防止でき、ゲート電極の機械的な強度を
高め、信頼性を改善することが可能となる。
【００１２】第２の製造方法では、第１の下層導電膜を
形成した後に、一旦異方性エッチングを行っているの
で、シリコン酸化膜の開口部のテーパ状の側面上に形成
された第１の下層導電膜は速いエッチング速度でエッチ
ングされるため、リセス部上の第１の下層導電膜との間
に比較的に大きな隙間が形成され、両者の下層導電膜が
連結してボイドが発生することを効果的に防止する。
形成した後に、一旦異方性エッチングを行っているの
で、シリコン酸化膜の開口部のテーパ状の側面上に形成
された第１の下層導電膜は速いエッチング速度でエッチ
ングされるため、リセス部上の第１の下層導電膜との間
に比較的に大きな隙間が形成され、両者の下層導電膜が
連結してボイドが発生することを効果的に防止する。
【００１３】第３の製造方法では、開口部の側面が垂直
であるため、この側面上に形成された第１の下層導電膜
によってボイドが発生されても、その後に第１の下層導
電膜を異方性エッチングして連結を解消しているため、
次に第２の下層導電膜を形成した際に生じるボイドの進
行を抑制することができ、ボイドの抑制効果は僅かでは
あるが従来の技術に比較すればボイドの発生を抑制する
上では有効である。
であるため、この側面上に形成された第１の下層導電膜
によってボイドが発生されても、その後に第１の下層導
電膜を異方性エッチングして連結を解消しているため、
次に第２の下層導電膜を形成した際に生じるボイドの進
行を抑制することができ、ボイドの抑制効果は僅かでは
あるが従来の技術に比較すればボイドの発生を抑制する
上では有効である。
【００１４】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１及び図２は本発明をＭＥＳＦＥＴの製造に適
用した第１実施例を製造工程順に示す断面図である。先
ず、図１（ａ）のように、ＧａＡｓ基板１の上にＭＢＥ
法により厚さ０．５μｍのｉ−ＧａＡｓからなるバッフ
ァ層２と、厚さ０．２μｍのｎ−ＧａＡｓからなる能動
層３と、厚さ０．１μｍのｎ+ −ＧａＡｓからなるコン
タクト層４を順次堆積する。更に、その上に厚さ０．３
μｍのシリコン酸化膜５を形成する。
する。図１及び図２は本発明をＭＥＳＦＥＴの製造に適
用した第１実施例を製造工程順に示す断面図である。先
ず、図１（ａ）のように、ＧａＡｓ基板１の上にＭＢＥ
法により厚さ０．５μｍのｉ−ＧａＡｓからなるバッフ
ァ層２と、厚さ０．２μｍのｎ−ＧａＡｓからなる能動
層３と、厚さ０．１μｍのｎ+ −ＧａＡｓからなるコン
タクト層４を順次堆積する。更に、その上に厚さ０．３
μｍのシリコン酸化膜５を形成する。
【００１５】次いで、図１（ｂ）のように、全面にフォ
トレジスト膜６を塗布し、かつ選択露光及び現像を行う
ことで、ゲート電極を形成する領域に窓６ａを開口す
る。そして、このフォトレジスト膜６をマスクにして前
記シリコン酸化膜５をＳＦ6 ガスを用いて異方性ドライ
エッチングし、フォトレジスト膜６の窓６ａに相当する
部分のシリコン酸化膜を０．１μｍ程度除去する。次い
で、今度は等方性ドライエッチングを行い、前記窓６ａ
の部分のシリコン酸化膜５を全厚さにわたってエッチン
グ除去する。これにより、シリコン酸化膜５には開口部
５ａが形成され、かつその開口部５ａの側面５ｂは上方
に向けて傾斜されたテーパ面として形成される。この場
合、異方性ドライエッチングと等方性ドライエッチング
のエッチング量比を変えることで側面５ｂのテーパ角度
を調節することが可能であり、前記したエッチング量比
では、テーパ角度は基板の法線に対して３０°以上傾斜
された面として形成される。
トレジスト膜６を塗布し、かつ選択露光及び現像を行う
ことで、ゲート電極を形成する領域に窓６ａを開口す
る。そして、このフォトレジスト膜６をマスクにして前
記シリコン酸化膜５をＳＦ6 ガスを用いて異方性ドライ
エッチングし、フォトレジスト膜６の窓６ａに相当する
部分のシリコン酸化膜を０．１μｍ程度除去する。次い
で、今度は等方性ドライエッチングを行い、前記窓６ａ
の部分のシリコン酸化膜５を全厚さにわたってエッチン
グ除去する。これにより、シリコン酸化膜５には開口部
５ａが形成され、かつその開口部５ａの側面５ｂは上方
に向けて傾斜されたテーパ面として形成される。この場
合、異方性ドライエッチングと等方性ドライエッチング
のエッチング量比を変えることで側面５ｂのテーパ角度
を調節することが可能であり、前記したエッチング量比
では、テーパ角度は基板の法線に対して３０°以上傾斜
された面として形成される。
【００１６】しかる後、図１（ｃ）のように、フォトレ
ジスト膜６を有機溶剤により除去した後、前記シリコン
酸化膜５をマスクとして、その開口部５ａを通してりん
酸、過酸化水素系のウェットエッチングによりコンタク
ト層４と能動層３の一部を除去し、深さ０．２μｍのリ
セス部７を形成する。
ジスト膜６を有機溶剤により除去した後、前記シリコン
酸化膜５をマスクとして、その開口部５ａを通してりん
酸、過酸化水素系のウェットエッチングによりコンタク
ト層４と能動層３の一部を除去し、深さ０．２μｍのリ
セス部７を形成する。
【００１７】次いで、図２（ａ）のように、スパッタリ
ング法により下層導電膜として前記リセス部７の深さと
同じ厚さの０．２μｍのＷ5 Ｓｉ3 膜８を形成する。こ
のとき、下層導電膜８はシリコン酸化膜５の開口部５ａ
を通してリセス部７の上に形成されると共に、シリコン
酸化膜５の上面及び開口部５ａの側面５ｂ上にも形成さ
れ、断面形状がＴ型或いはＹ型に形成される。このと
き、開口部５ａの側面５ｂはテーパ状に形成されている
ためにこのテーパ状の側面上の下層導電膜８ａが内方に
張り出すことが抑制され、リセス部７上に形成される下
層導電膜８ｂと側面５ｂ上の下層導電膜８ａとが互いに
連結されることが防止され、従来技術の図５（ｄ）に示
したような開口部における狭窄が生じ難い状態となる。
ング法により下層導電膜として前記リセス部７の深さと
同じ厚さの０．２μｍのＷ5 Ｓｉ3 膜８を形成する。こ
のとき、下層導電膜８はシリコン酸化膜５の開口部５ａ
を通してリセス部７の上に形成されると共に、シリコン
酸化膜５の上面及び開口部５ａの側面５ｂ上にも形成さ
れ、断面形状がＴ型或いはＹ型に形成される。このと
き、開口部５ａの側面５ｂはテーパ状に形成されている
ためにこのテーパ状の側面上の下層導電膜８ａが内方に
張り出すことが抑制され、リセス部７上に形成される下
層導電膜８ｂと側面５ｂ上の下層導電膜８ａとが互いに
連結されることが防止され、従来技術の図５（ｄ）に示
したような開口部における狭窄が生じ難い状態となる。
【００１８】続いて、図２（ｂ）のように、上層導電膜
９として厚さ０．０５μｍのＴｉ膜、厚さ０．１μｍの
Ｐｔ膜、厚さ０．６μｍのＡｕを順次形成する。そし
て、イオンミリング法とドライエッチング法により前記
上層導電膜９と下層導電膜８を所定の形状にパターニン
グし、その後フッ酸とアンニモアの混合液によってシリ
コン酸化膜５を除去することで図２（ｃ）のようにゲー
ト電極１０が形成される。なお、その後のソース・ドレ
インの形成工程は常法と同じであるので、詳細な説明は
省略するが、例えば、リフトオフ法を用いてＡｕ／Ｇｅ
／Ｎｉ／Ａｕ層をコンタクト層の表面上に選択形成する
ことで形成できる。
９として厚さ０．０５μｍのＴｉ膜、厚さ０．１μｍの
Ｐｔ膜、厚さ０．６μｍのＡｕを順次形成する。そし
て、イオンミリング法とドライエッチング法により前記
上層導電膜９と下層導電膜８を所定の形状にパターニン
グし、その後フッ酸とアンニモアの混合液によってシリ
コン酸化膜５を除去することで図２（ｃ）のようにゲー
ト電極１０が形成される。なお、その後のソース・ドレ
インの形成工程は常法と同じであるので、詳細な説明は
省略するが、例えば、リフトオフ法を用いてＡｕ／Ｇｅ
／Ｎｉ／Ａｕ層をコンタクト層の表面上に選択形成する
ことで形成できる。
【００１９】この製造方法では、シリコン酸化膜５の開
口部５ａを形成する際に、異方性及び等方性のエッチン
グを用いて開口部５ａの側面５ｂをテーパ状に形成して
いるので、ゲート電極を形成するための下層導電膜８を
形成する際に、側面５ｂ上に成長される下層導電膜８ａ
が内方に向けて張り出される量が少なくなる。このた
め、開口部５ａ内のリセス部７上に成長される下層導電
膜８ｂと側面に成長される下層導電膜８ａが連結される
ことにより生じるボイドの発生が抑制され、ボイドが原
因とされるゲート電極の側面部の欠損によりこの部分が
薄くなることが防止でき、最終的に形成されるゲート電
極１０の機械的な強度を高め、信頼性を改善することが
可能となる。
口部５ａを形成する際に、異方性及び等方性のエッチン
グを用いて開口部５ａの側面５ｂをテーパ状に形成して
いるので、ゲート電極を形成するための下層導電膜８を
形成する際に、側面５ｂ上に成長される下層導電膜８ａ
が内方に向けて張り出される量が少なくなる。このた
め、開口部５ａ内のリセス部７上に成長される下層導電
膜８ｂと側面に成長される下層導電膜８ａが連結される
ことにより生じるボイドの発生が抑制され、ボイドが原
因とされるゲート電極の側面部の欠損によりこの部分が
薄くなることが防止でき、最終的に形成されるゲート電
極１０の機械的な強度を高め、信頼性を改善することが
可能となる。
【００２０】なお、この場合、仮にリセス部７上の下層
導電膜８ｂと側面５ｂ上の下層導電膜８ａとが連結され
るとしても、側面５ｂがテーパ状であるために内方への
張り出しが少ない分だけ、ボイドの進行が抑制され、ボ
イド発生部分のゲート電極が薄くなることが防止され
る。
導電膜８ｂと側面５ｂ上の下層導電膜８ａとが連結され
るとしても、側面５ｂがテーパ状であるために内方への
張り出しが少ない分だけ、ボイドの進行が抑制され、ボ
イド発生部分のゲート電極が薄くなることが防止され
る。
【００２１】図３は本発明の第２実施例を製造工程順に
示す断面図である。図３（ａ）は、第１実施例の図１
（ａ）〜（ｃ）までの工程と全く同じ工程でシリコン酸
化膜５に開口部５ａを形成した後、その上に第１の下層
導電膜８ＡとしてＷ5 Ｓｉ3 膜を０．２μｍの厚さに形
成した工程である。そして、この第１の下層導電膜８Ａ
を形成した後、ＳＦ6 を用いた異方性ドライエッチング
によって第１の下層導電膜８Ａを表面側から０．１μｍ
程度の厚さだけ除去する。このとき、シリコン酸化膜５
の開口部５ａのテーパ状の側面５ｂに形成されている第
１の下層導電膜８ａはドライエッチングの方向に対して
傾斜されているため、図５（ｄ）に示した従来の垂直な
側面に形成されている場合よりもそのエッチング速度が
速くされる。したがって、このエッチング後は、図３
（ｂ）のように、リセス部７上の第１の下層導電膜８ｂ
と開口部５ａの側面５ｂ上の第１の下層導電膜８ａとの
間には比較的に大きな隙間が生じることになる。
示す断面図である。図３（ａ）は、第１実施例の図１
（ａ）〜（ｃ）までの工程と全く同じ工程でシリコン酸
化膜５に開口部５ａを形成した後、その上に第１の下層
導電膜８ＡとしてＷ5 Ｓｉ3 膜を０．２μｍの厚さに形
成した工程である。そして、この第１の下層導電膜８Ａ
を形成した後、ＳＦ6 を用いた異方性ドライエッチング
によって第１の下層導電膜８Ａを表面側から０．１μｍ
程度の厚さだけ除去する。このとき、シリコン酸化膜５
の開口部５ａのテーパ状の側面５ｂに形成されている第
１の下層導電膜８ａはドライエッチングの方向に対して
傾斜されているため、図５（ｄ）に示した従来の垂直な
側面に形成されている場合よりもそのエッチング速度が
速くされる。したがって、このエッチング後は、図３
（ｂ）のように、リセス部７上の第１の下層導電膜８ｂ
と開口部５ａの側面５ｂ上の第１の下層導電膜８ａとの
間には比較的に大きな隙間が生じることになる。
【００２２】しかる上で、図３（ｃ）のように、更に第
２の下層導電膜８Ｂとしてスパッタリング法によりＷ5
Ｓｉ3 膜を０．１μｍの厚さに形成する。このとき、リ
セス部７上の第１の下層導電膜８ｂと側面５ｂ上の第１
の下層導電膜８ａとの間には前記したように比較的に大
きな隙間が生じているため、この第２の下層導電膜８Ｂ
を形成した際に側面５ｂ上とリセス部７上に堆積される
第２の下層導電膜８Ｂが相互に連結される状態は生じ難
くなり、ボイドの発生が効果的に防止される。その後、
図３（ｄ）のように、第１実施例と同様に上層導電膜９
を形成し、かつパターニングすることでＴ型或いはＹ型
のゲート電極１０が形成される。更に、ソース・ドレイ
ン電極を同様に形成する。
２の下層導電膜８Ｂとしてスパッタリング法によりＷ5
Ｓｉ3 膜を０．１μｍの厚さに形成する。このとき、リ
セス部７上の第１の下層導電膜８ｂと側面５ｂ上の第１
の下層導電膜８ａとの間には前記したように比較的に大
きな隙間が生じているため、この第２の下層導電膜８Ｂ
を形成した際に側面５ｂ上とリセス部７上に堆積される
第２の下層導電膜８Ｂが相互に連結される状態は生じ難
くなり、ボイドの発生が効果的に防止される。その後、
図３（ｄ）のように、第１実施例と同様に上層導電膜９
を形成し、かつパターニングすることでＴ型或いはＹ型
のゲート電極１０が形成される。更に、ソース・ドレイ
ン電極を同様に形成する。
【００２３】この製造方法では、第１の下層導電膜８Ａ
を形成した後に、一旦異方性エッチングを行っているの
で、シリコン酸化膜５の開口部５ａのテーパ状の側面５
ｂ上に形成された第１の下層導電膜８ａは速いエッチン
グ速度でエッチングされるため、リセス部７上の第１の
下層導電膜８ｂとの間に比較的に大きな隙間が形成さ
れ、両者の下層導電膜が連結してボイドが発生すること
を効果的に防止することができる。このため、第１実施
例の場合よりもボイドの抑制効果が高められ、ボイドが
原因とされるゲート電極１０の一部が薄くなることを有
効に防止し、ゲート電極１０の機械的な強度を高めて信
頼性を改善することが可能となる。
を形成した後に、一旦異方性エッチングを行っているの
で、シリコン酸化膜５の開口部５ａのテーパ状の側面５
ｂ上に形成された第１の下層導電膜８ａは速いエッチン
グ速度でエッチングされるため、リセス部７上の第１の
下層導電膜８ｂとの間に比較的に大きな隙間が形成さ
れ、両者の下層導電膜が連結してボイドが発生すること
を効果的に防止することができる。このため、第１実施
例の場合よりもボイドの抑制効果が高められ、ボイドが
原因とされるゲート電極１０の一部が薄くなることを有
効に防止し、ゲート電極１０の機械的な強度を高めて信
頼性を改善することが可能となる。
【００２４】ここで、前記第１実施例及び第２実施例で
は、シリコン酸化膜５の開口部５ａのテーパ状の側面５
ｂを基板の法線に対して３０°の例を示しているが、３
０°以上の傾斜を有するテーパ面として形成すれば有効
な効果を得ることができる。
は、シリコン酸化膜５の開口部５ａのテーパ状の側面５
ｂを基板の法線に対して３０°の例を示しているが、３
０°以上の傾斜を有するテーパ面として形成すれば有効
な効果を得ることができる。
【００２５】図４は本発明の第３実施例を製造工程順に
示す断面図である。この第３実施例では、第１実施例の
図１（ｂ）の工程において、シリコン酸化膜５の開口部
５ａを開設する際には異方性ドライエッチングのみを用
いているため、図４（ａ）のように、開口部５ａの側面
５ｂは従来と同様に垂直面として形成される。しかる上
で、コンタクト層４及び能動層３にリセス部３を形成
し、第１の下層導電膜８Ａを形成する。このとき、第１
の下層導電膜８Ａはリセス部７の深さと同じ或いはこれ
よりも浅く形成する。この第１の下層導電膜８Ａの形成
に際しては、リセス部７上の下層導電膜８ｂと開口部５
ａの側面５ｂ上の下層導電膜８ａとはその一部において
連結され、多少のボイドが発生された状態とされる。
示す断面図である。この第３実施例では、第１実施例の
図１（ｂ）の工程において、シリコン酸化膜５の開口部
５ａを開設する際には異方性ドライエッチングのみを用
いているため、図４（ａ）のように、開口部５ａの側面
５ｂは従来と同様に垂直面として形成される。しかる上
で、コンタクト層４及び能動層３にリセス部３を形成
し、第１の下層導電膜８Ａを形成する。このとき、第１
の下層導電膜８Ａはリセス部７の深さと同じ或いはこれ
よりも浅く形成する。この第１の下層導電膜８Ａの形成
に際しては、リセス部７上の下層導電膜８ｂと開口部５
ａの側面５ｂ上の下層導電膜８ａとはその一部において
連結され、多少のボイドが発生された状態とされる。
【００２６】しかる上で、ＳＦ6 を用いた異方性ドライ
エッチングによって第１の下層導電膜８Ａを表面側から
０．１μｍ程度の厚さだけ除去する。このとき、図４
（ｂ）のように、シリコン酸化膜５の開口部５ａの側面
５ｂに形成されている第１の下層導電膜８ａはその厚さ
が若干低減され、かつこれと共にリセス部７上の第１の
下層導電膜８ｂとの連結部分がエッチングされることで
その連結状態が解消される。
エッチングによって第１の下層導電膜８Ａを表面側から
０．１μｍ程度の厚さだけ除去する。このとき、図４
（ｂ）のように、シリコン酸化膜５の開口部５ａの側面
５ｂに形成されている第１の下層導電膜８ａはその厚さ
が若干低減され、かつこれと共にリセス部７上の第１の
下層導電膜８ｂとの連結部分がエッチングされることで
その連結状態が解消される。
【００２７】続いて、図４（ｃ）のように、更に第２の
下層導電膜８Ｂとしてスパッタリング法によりＷ5 Ｓｉ
3 膜を０．１μｍの厚さに形成する。このとき、リセス
部７上の第１の下層導電膜８ｂと側面５ｂ上の第１の下
層導電膜８ａとの間では前記したように連結が解消され
ているため、この上に第２の下層導電膜８Ｂが形成さ
れ、リセス部７上と側面５ｂ上の各第２の下層導電膜８
Ｂに連結部分が生じた場合でもボイドの発生を抑制する
ことができる。その後、図４（ｄ）のように、第１実施
例と同様に上層導電膜９を形成し、かつパターニングす
ることでＴ型或いはＹ型のゲート電極１０が形成され
る。更に、ソース・ドレイン電極を同様に形成する。
下層導電膜８Ｂとしてスパッタリング法によりＷ5 Ｓｉ
3 膜を０．１μｍの厚さに形成する。このとき、リセス
部７上の第１の下層導電膜８ｂと側面５ｂ上の第１の下
層導電膜８ａとの間では前記したように連結が解消され
ているため、この上に第２の下層導電膜８Ｂが形成さ
れ、リセス部７上と側面５ｂ上の各第２の下層導電膜８
Ｂに連結部分が生じた場合でもボイドの発生を抑制する
ことができる。その後、図４（ｄ）のように、第１実施
例と同様に上層導電膜９を形成し、かつパターニングす
ることでＴ型或いはＹ型のゲート電極１０が形成され
る。更に、ソース・ドレイン電極を同様に形成する。
【００２８】この製造方法では、第１の下層導電膜８Ａ
を形成した後に、一旦異方性エッチングを行っているの
で、シリコン酸化膜５の開口部５ａの側面５ｂが基板に
対して垂直な面であり、この側面５ｂ上に形成された第
１の下層導電膜８ａによってボイドが発生されても、そ
の後に異方性エッチングを行ってリセス部７上の第１の
下層導電膜８ｂとの間の連結を解消するため、次に第２
の下層導電膜８Ｂを形成した際に生じるボイドの進行を
抑制することができる。このため、第１実施例や第２実
施例の場合よりもボイドの抑制効果は低いものの、従来
の技術に比較すればボイドの発生を抑制し、ボイドが原
因とされるゲート電極の一部が薄くなることを防止し、
ゲート電極の機械的な強度を高めて信頼性を改善するこ
とが可能となる。
を形成した後に、一旦異方性エッチングを行っているの
で、シリコン酸化膜５の開口部５ａの側面５ｂが基板に
対して垂直な面であり、この側面５ｂ上に形成された第
１の下層導電膜８ａによってボイドが発生されても、そ
の後に異方性エッチングを行ってリセス部７上の第１の
下層導電膜８ｂとの間の連結を解消するため、次に第２
の下層導電膜８Ｂを形成した際に生じるボイドの進行を
抑制することができる。このため、第１実施例や第２実
施例の場合よりもボイドの抑制効果は低いものの、従来
の技術に比較すればボイドの発生を抑制し、ボイドが原
因とされるゲート電極の一部が薄くなることを防止し、
ゲート電極の機械的な強度を高めて信頼性を改善するこ
とが可能となる。
【００２９】なお、前記した各実施例はＭＥＳＦＥＴに
適用しているが、本発明はそれに限らず他の電界効果型
半導体装置の製造にも適用することができる。
適用しているが、本発明はそれに限らず他の電界効果型
半導体装置の製造にも適用することができる。
【００３０】
【発明の効果】以上説明したように本発明の第１の製造
方法は、半導体基板上に形成した絶縁膜に開口側面が上
向きのテーパ状をした開口部を形成した上で、この絶縁
膜をマスクにして半導体基板にリセス部を形成し、かつ
導電膜を形成してその一部を開口部を通してリセス部上
に形成してゲート電極を形成しているので、テーパ状と
された開口部の側面に成長される下層導電膜が内方に向
けて張り出される量が少なくなり、開口部のリセス部上
に成長される下層導電膜と側面に成長される下層導電膜
が連結されることにより生じるボイドの発生が抑制さ
れ、ボイドが原因とされるゲート電極の側面部の欠損に
よりこの部分が薄くなることが防止でき、ゲート電極の
機械的な強度を高め、信頼性を改善した電界効果型半導
体装置を製造することができる。
方法は、半導体基板上に形成した絶縁膜に開口側面が上
向きのテーパ状をした開口部を形成した上で、この絶縁
膜をマスクにして半導体基板にリセス部を形成し、かつ
導電膜を形成してその一部を開口部を通してリセス部上
に形成してゲート電極を形成しているので、テーパ状と
された開口部の側面に成長される下層導電膜が内方に向
けて張り出される量が少なくなり、開口部のリセス部上
に成長される下層導電膜と側面に成長される下層導電膜
が連結されることにより生じるボイドの発生が抑制さ
れ、ボイドが原因とされるゲート電極の側面部の欠損に
よりこの部分が薄くなることが防止でき、ゲート電極の
機械的な強度を高め、信頼性を改善した電界効果型半導
体装置を製造することができる。
【００３１】また、本発明の第２の製造方法は、絶縁膜
に開口側面が上向きのテーパ状をした開口部を形成し、
かつ半導体基板にリセス部を形成した後、第１の導電膜
を形成し、かつこの第１の導電膜を所要の厚さにまでエ
ッチングし、更にその上に第２の導電膜を形成してゲー
ト電極を形成しているので、第１の下層導電膜を形成し
た後の異方性エッチングによってテーパ状の側面上に形
成された第１の下層導電膜は速いエッチング速度でエッ
チングされ、リセス部上の第１の下層導電膜との間に比
較的に大きな隙間が形成されるため、両者の下層導電膜
が連結してボイドが発生することを効果的に防止し、機
械的な強度の高い信頼性の高い電界効果型半導体装置を
製造することができる。
に開口側面が上向きのテーパ状をした開口部を形成し、
かつ半導体基板にリセス部を形成した後、第１の導電膜
を形成し、かつこの第１の導電膜を所要の厚さにまでエ
ッチングし、更にその上に第２の導電膜を形成してゲー
ト電極を形成しているので、第１の下層導電膜を形成し
た後の異方性エッチングによってテーパ状の側面上に形
成された第１の下層導電膜は速いエッチング速度でエッ
チングされ、リセス部上の第１の下層導電膜との間に比
較的に大きな隙間が形成されるため、両者の下層導電膜
が連結してボイドが発生することを効果的に防止し、機
械的な強度の高い信頼性の高い電界効果型半導体装置を
製造することができる。
【００３２】更に、本発明の第３の製造方法は、絶縁膜
に開口部を形成し、かつ半導体基板にリセス部を形成し
た後、第１の導電膜を形成し、かつこの第１の導電膜を
所要の厚さにまでエッチングし、更にその上に第２の導
電膜を形成してゲート電極を形成しているので、開口部
の側面が垂直であるために側面上に形成された第１の下
層導電膜によってボイドが発生されても、第１の下層導
電膜を異方性エッチングすることでこの連結を解消する
ことができ、第２の下層導電膜を形成した際に生じるボ
イドの進行を抑制することができる。このボイドの抑制
効果は第１及び第２の製造方法に比較すると効果は僅か
ではあるが、従来の技術に比較すればボイドの発生を抑
制する上では有効であり、機械的な強度の高い信頼性の
高い電界効果型半導体装置を製造することができる。
に開口部を形成し、かつ半導体基板にリセス部を形成し
た後、第１の導電膜を形成し、かつこの第１の導電膜を
所要の厚さにまでエッチングし、更にその上に第２の導
電膜を形成してゲート電極を形成しているので、開口部
の側面が垂直であるために側面上に形成された第１の下
層導電膜によってボイドが発生されても、第１の下層導
電膜を異方性エッチングすることでこの連結を解消する
ことができ、第２の下層導電膜を形成した際に生じるボ
イドの進行を抑制することができる。このボイドの抑制
効果は第１及び第２の製造方法に比較すると効果は僅か
ではあるが、従来の技術に比較すればボイドの発生を抑
制する上では有効であり、機械的な強度の高い信頼性の
高い電界効果型半導体装置を製造することができる。
【図１】本発明の電界効果型半導体装置の製造方法の第
１実施例を製造工程順に示す断面図のその１である。
１実施例を製造工程順に示す断面図のその１である。
【図２】本発明の第１実施例の製造方法を工程順に示す
断面図のその２である。
断面図のその２である。
【図３】本発明の第２実施例の製造方法の工程一部を製
造工程順に示す断面図である。
造工程順に示す断面図である。
【図４】本発明の第３実施例の製造方法の工程一部を製
造工程順に示す断面図である。
造工程順に示す断面図である。
【図５】従来の電界効果型半導体装置の製造方法の一例
を製造工程順に示す断面図である。
を製造工程順に示す断面図である。
１ ＧａＡｓ基板 ２ バッファ層 ３ 能動層 ４ コンタクト層 ５ シリコン酸化膜 ５ａ 開口部 ５ｂ 側面 ６ フォトレジスト膜 ７ リセス部 ８ 下層導電膜 ８Ａ 第１の下層導電膜 ８Ｂ 第２の下層導電膜 ８ａ 側面上の下層導電膜 ８ｂ リセス部上の下層導電膜 ９ 上層導電膜 １０ ゲート電極
Claims (5)
- 【請求項１】 半導体基板上に絶縁膜を形成し、かつこ
の絶縁膜に開口側面が上向きのテーパ状をした開口部を
形成する工程と、前記絶縁膜をマスクにして前記開口部
に臨む箇所の前記半導体基板にリセス部を形成する工程
と、前記絶縁膜上から導電膜を形成し、この導電膜の一
部を前記開口部を通して前記リセス部上に形成する工程
と、前記導電膜を所要パターンに形成してゲート電極を
形成する工程とを含むことを特徴とする電界効果型半導
体装置の製造方法。 - 【請求項２】 半導体基板上に絶縁膜を形成し、かつこ
の絶縁膜に開口側面が上向きのテーパ状をした開口部を
形成する工程と、前記絶縁膜をマスクにして前記開口部
に臨む箇所の前記半導体基板にリセス部を形成する工程
と、前記絶縁膜上から第１の導電膜を形成し、この第１
の導電膜の一部を前記開口部を通して前記リセス部上に
形成する工程と、第１の導電膜を所要の厚さにまでエッ
チングする工程と、少なくとも前記第１の導電膜の上に
第２の導電膜を形成する工程と、前記第１及び第２の導
電膜を所要パターンに形成してゲート電極を形成する工
程とを含むことを特徴とする電界効果型半導体装置の製
造方法。 - 【請求項３】 絶縁膜の開口部のテーパ状の側面を、半
導体基板の法線に対して３０°以上傾斜するように形成
する請求項１または２の電界効果型半導体装置の製造方
法。 - 【請求項４】 絶縁膜を異方性ドライエッチング法と等
方性ドライエッチング法を順次用いて開口部を開設する
請求項３の電界効果型半導体装置の製造方法。 - 【請求項５】 半導体基板上に絶縁膜を形成し、かつこ
の絶縁膜に開口部を形成する工程と、前記絶縁膜をマス
クにして前記開口部に臨む箇所の前記半導体基板にリセ
ス部を形成する工程と、前記絶縁膜上から第１の導電膜
を形成し、この第１の導電膜の一部を前記開口部を通し
て前記リセス部上に形成する工程と、第１の導電膜を所
要の厚さにまでエッチングする工程と、少なくとも前記
第１の導電膜の上に第２の導電膜を形成する工程と、前
記第１及び第２の導電膜を所要パターンに形成してゲー
ト電極を形成する工程とを含むことを特徴とする電界効
果型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21173894A JPH0855863A (ja) | 1994-08-15 | 1994-08-15 | 電界効果型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21173894A JPH0855863A (ja) | 1994-08-15 | 1994-08-15 | 電界効果型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0855863A true JPH0855863A (ja) | 1996-02-27 |
Family
ID=16610775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21173894A Pending JPH0855863A (ja) | 1994-08-15 | 1994-08-15 | 電界効果型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0855863A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8076735B2 (en) * | 2009-10-02 | 2011-12-13 | United Microelectronics Corp. | Semiconductor device with trench of various widths |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6490563A (en) * | 1987-10-01 | 1989-04-07 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
| JPH01119042A (ja) * | 1987-10-31 | 1989-05-11 | Nec Corp | 半導体装置の製造方法 |
| JPH01194475A (ja) * | 1988-01-29 | 1989-08-04 | Sumitomo Electric Ind Ltd | 電界効果トランジスタ及びその製造方法 |
| JPH045834A (ja) * | 1990-04-23 | 1992-01-09 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH0410439A (ja) * | 1990-04-27 | 1992-01-14 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH0629322A (ja) * | 1992-07-13 | 1994-02-04 | Mitsubishi Electric Corp | 電界効果トランジスタのゲート電極の形成方法 |
-
1994
- 1994-08-15 JP JP21173894A patent/JPH0855863A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6490563A (en) * | 1987-10-01 | 1989-04-07 | Mitsubishi Electric Corp | Semiconductor device and manufacture thereof |
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| JPH0410439A (ja) * | 1990-04-27 | 1992-01-14 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH0629322A (ja) * | 1992-07-13 | 1994-02-04 | Mitsubishi Electric Corp | 電界効果トランジスタのゲート電極の形成方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8076735B2 (en) * | 2009-10-02 | 2011-12-13 | United Microelectronics Corp. | Semiconductor device with trench of various widths |
| US8288262B2 (en) | 2009-10-02 | 2012-10-16 | United Microelectronics Corp. | Method for fabricating semiconductor device |
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