JPH0831844A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0831844A JPH0831844A JP15882094A JP15882094A JPH0831844A JP H0831844 A JPH0831844 A JP H0831844A JP 15882094 A JP15882094 A JP 15882094A JP 15882094 A JP15882094 A JP 15882094A JP H0831844 A JPH0831844 A JP H0831844A
- Authority
- JP
- Japan
- Prior art keywords
- opening
- gate electrode
- insulating film
- mask
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】１回のパターニング工程で処理することがで
き、かつ、ゲート電極下部とゲート電極上部（マッシュ
ルーム部）との位置合わせの整合が自動的に行われ、そ
して、ソース・ゲート間抵抗（Ｒｓ）の低減とゲート抵
抗（Ｒｇ）の低減を図り、ゲート電極を剥離しにくくし
て歩留まりを向上させる。 【構成】１）半導体基板１に形成した活性層２上に、絶
縁膜５、マスク層６を順次積層し、マスク層６のゲート
電極１１形成予定領域にゲート長に相当する開口７を形
成する工程と、 ２）マスク層６をマスクとして、絶縁
膜５を選択的に除去して開口窓８を形成する工程と、
３）マスク層６の開口７を広げて開口部９を形成する工
程と、 ４）絶縁膜５をマスクとして活性層２を所定の
深さまでエッチンングしてリセス１０を形成する工程
と、 ５）リセス１０およびその周辺の絶縁膜５上にゲ
ート電極１１となる金属を形成する工程と、よりなる。
き、かつ、ゲート電極下部とゲート電極上部（マッシュ
ルーム部）との位置合わせの整合が自動的に行われ、そ
して、ソース・ゲート間抵抗（Ｒｓ）の低減とゲート抵
抗（Ｒｇ）の低減を図り、ゲート電極を剥離しにくくし
て歩留まりを向上させる。 【構成】１）半導体基板１に形成した活性層２上に、絶
縁膜５、マスク層６を順次積層し、マスク層６のゲート
電極１１形成予定領域にゲート長に相当する開口７を形
成する工程と、 ２）マスク層６をマスクとして、絶縁
膜５を選択的に除去して開口窓８を形成する工程と、
３）マスク層６の開口７を広げて開口部９を形成する工
程と、 ４）絶縁膜５をマスクとして活性層２を所定の
深さまでエッチンングしてリセス１０を形成する工程
と、 ５）リセス１０およびその周辺の絶縁膜５上にゲ
ート電極１１となる金属を形成する工程と、よりなる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、より詳細には、ショットキーゲート電界効果ト
ランジスタの製造方法に関する。
に関し、より詳細には、ショットキーゲート電界効果ト
ランジスタの製造方法に関する。
【０００２】
【従来の技術】一般的に、ＧａＡｓショットキー電界効
果トランジスタの高性能化を図るためには、ゲート長を
短縮し、かつ、ソース・ゲート間抵抗（Ｒｓ）およびゲ
ート抵抗（Ｒｇ）を低減することが重要である。
果トランジスタの高性能化を図るためには、ゲート長を
短縮し、かつ、ソース・ゲート間抵抗（Ｒｓ）およびゲ
ート抵抗（Ｒｇ）を低減することが重要である。
【０００３】従来の電界効果トランジスタの製造方法に
おいては、例えば、図８に示すように、半絶縁性ＧａＡ
ｓ基板２１に活性層２２を形成し、ソース電極２３およ
びドレイン電極２４を形成し、電子ビーム露光用ポジ型
レジスト２５を設け、このポジ型レジスト２５に電子ビ
ームを照射して露光する。その後、現像してできる窓は
逆テーパー状になるため、このポジ型レジスト２５をマ
スクにしてエッチング形成されるリセス２６の幅は、ゲ
ート長より大きくなってしまう。したがって、リセス２
６によって薄くされた活性層２２部分がゲート電極２７
の両側にあって、この部分で活性層２２の直列抵抗が大
きくなるため、ソース・ゲート間抵抗（Ｒｓ）の低減が
図れないことになる。また、ゲート長を単に短くする
と、ゲート抵抗（Ｒｇ）の増加を招くので、ゲート電極
２７の厚さを増すことで、ゲート抵抗（Ｒｇ）の低減を
図ることになる。そうすると、ゲート電極２７と活性層
２２との接触面積が減って、ゲート電極２７の高さが高
くなり、洗浄工程などにおいてゲート電極２７が剥離し
やすくなる。
おいては、例えば、図８に示すように、半絶縁性ＧａＡ
ｓ基板２１に活性層２２を形成し、ソース電極２３およ
びドレイン電極２４を形成し、電子ビーム露光用ポジ型
レジスト２５を設け、このポジ型レジスト２５に電子ビ
ームを照射して露光する。その後、現像してできる窓は
逆テーパー状になるため、このポジ型レジスト２５をマ
スクにしてエッチング形成されるリセス２６の幅は、ゲ
ート長より大きくなってしまう。したがって、リセス２
６によって薄くされた活性層２２部分がゲート電極２７
の両側にあって、この部分で活性層２２の直列抵抗が大
きくなるため、ソース・ゲート間抵抗（Ｒｓ）の低減が
図れないことになる。また、ゲート長を単に短くする
と、ゲート抵抗（Ｒｇ）の増加を招くので、ゲート電極
２７の厚さを増すことで、ゲート抵抗（Ｒｇ）の低減を
図ることになる。そうすると、ゲート電極２７と活性層
２２との接触面積が減って、ゲート電極２７の高さが高
くなり、洗浄工程などにおいてゲート電極２７が剥離し
やすくなる。
【０００４】上記欠点を解決するために、特公平４−７
２３８１号公報記載の発明が提案されている。
２３８１号公報記載の発明が提案されている。
【０００５】
【発明が解決しようとする課題】しかしながら、この従
来発明では、パターニング工程を２回行わなければなら
ず、工程が複雑である。また、活性層と接触するゲート
電極下部とゲート電極上部（マッシュルーム部）の位置
合わせが必要となるため、工程によりゲート電極形状が
異なり、ショットキーゲート電界効果トランジスタの特
性がばらつく恐れがある。
来発明では、パターニング工程を２回行わなければなら
ず、工程が複雑である。また、活性層と接触するゲート
電極下部とゲート電極上部（マッシュルーム部）の位置
合わせが必要となるため、工程によりゲート電極形状が
異なり、ショットキーゲート電界効果トランジスタの特
性がばらつく恐れがある。
【０００６】したがって、本発明は、１回のパターニン
グ工程で処理することができ、かつ、ゲート電極下部と
ゲート電極上部（マッシュルーム部）との位置の整合が
自動的に取れ、そして、ソース・ゲート間抵抗（Ｒｓ）
の低減とゲート抵抗（Ｒｇ）の低減を図り、かつ、ゲー
ト電極が剥離しにくくて歩留まりを向上させた半導体装
置の製造方法を提供することを目的とする。
グ工程で処理することができ、かつ、ゲート電極下部と
ゲート電極上部（マッシュルーム部）との位置の整合が
自動的に取れ、そして、ソース・ゲート間抵抗（Ｒｓ）
の低減とゲート抵抗（Ｒｇ）の低減を図り、かつ、ゲー
ト電極が剥離しにくくて歩留まりを向上させた半導体装
置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の課題に対する解
決手段は、下記の工程からなる半導体装置の製造方法で
ある。 １．半導体基板に形成した活性層上に、絶縁膜、マスク
層を順次積層し、前記マスク層のゲート電極形成予定領
域に対応する部分に開口を形成する工程と、 ２．前記マスク層をマスクとして、前記絶縁膜を選択的
に除去して開口窓を形成する工程と、 ３．前記マスク層の開口を広げて開口部を形成する工程
と、 ４．前記絶縁膜をマスクとして前記活性層を所定の深さ
までエッチンングしてリセスを形成する工程と、および ５．リセスおよびその周辺の前記絶縁膜上にゲート電極
となる金属を形成する工程。
決手段は、下記の工程からなる半導体装置の製造方法で
ある。 １．半導体基板に形成した活性層上に、絶縁膜、マスク
層を順次積層し、前記マスク層のゲート電極形成予定領
域に対応する部分に開口を形成する工程と、 ２．前記マスク層をマスクとして、前記絶縁膜を選択的
に除去して開口窓を形成する工程と、 ３．前記マスク層の開口を広げて開口部を形成する工程
と、 ４．前記絶縁膜をマスクとして前記活性層を所定の深さ
までエッチンングしてリセスを形成する工程と、および ５．リセスおよびその周辺の前記絶縁膜上にゲート電極
となる金属を形成する工程。
【０００８】
【作用】本発明は、マスク層に、ゲート長に相当する開
口を形成し、この開口を有するマスク層をマスクとし
て、絶縁膜にゲート長に相当する開口窓を形成し、この
開口窓を通して、活性層のリセスエッチングを行うの
で、このエッチングリセスがゲート長とほぼ等しい幅に
形成されることになり、ソース・ゲート間抵抗（Ｒｓ）
が低減することになる。
口を形成し、この開口を有するマスク層をマスクとし
て、絶縁膜にゲート長に相当する開口窓を形成し、この
開口窓を通して、活性層のリセスエッチングを行うの
で、このエッチングリセスがゲート長とほぼ等しい幅に
形成されることになり、ソース・ゲート間抵抗（Ｒｓ）
が低減することになる。
【０００９】また、マスク層の開口に等方性エッチング
を行って、この開口を広げて開口部を形成した後、ゲー
ト電極（マシュルーム構造）を形成するので、このゲー
ト電極上部のマシュルルーム部が絶縁膜上に付着して、
剥離しにくくなる。それと共に、このマシュルーム構造
のゲート電極により、ゲート抵抗（Ｒｇ）を低減させる
ことができ、高周波特性が向上する。
を行って、この開口を広げて開口部を形成した後、ゲー
ト電極（マシュルーム構造）を形成するので、このゲー
ト電極上部のマシュルルーム部が絶縁膜上に付着して、
剥離しにくくなる。それと共に、このマシュルーム構造
のゲート電極により、ゲート抵抗（Ｒｇ）を低減させる
ことができ、高周波特性が向上する。
【００１０】また、マスク層へのパターンニング工程が
１回で済むので、工程が簡略化する。
１回で済むので、工程が簡略化する。
【００１１】そして、マスク層の開口部と絶縁膜の開口
窓は、位置の整合性がよいので、これらをマスクとして
形成されるゲート電極下部とゲート電極上部（マシュル
ーム部）は自動的に位置の整合が取れることになり、位
置ずれによる特性ばらつきがなくなる。
窓は、位置の整合性がよいので、これらをマスクとして
形成されるゲート電極下部とゲート電極上部（マシュル
ーム部）は自動的に位置の整合が取れることになり、位
置ずれによる特性ばらつきがなくなる。
【００１２】
【実施例】以下に、本発明の一実施例について図１から
図７を参照して説明する。図１に示すように、半絶縁性
ＧａＡｓ基板１に、活性層２を形成する。この活性層２
上の所定の場所に、ソース電極３およびドレイン電極４
を形成する。
図７を参照して説明する。図１に示すように、半絶縁性
ＧａＡｓ基板１に、活性層２を形成する。この活性層２
上の所定の場所に、ソース電極３およびドレイン電極４
を形成する。
【００１３】つぎに、図２に示すように、酸化珪素膜な
どの絶縁膜５を、スパッタ法、ＣＶＤ法などによって、
ソース電極３、ドレイン電極４および活性層２上の全面
に形成する。この絶縁膜５上に、レジスト層６を形成す
る。電子ビーム露光および現像からなる一連の電子ビー
ムリソグラフィにより、ゲート形成所定領域上のレジス
ト層６に、ゲート長に相当する開口７を形成する。な
お、開口７は電子ビーム露光および現像により逆テーパ
ー形状になる。
どの絶縁膜５を、スパッタ法、ＣＶＤ法などによって、
ソース電極３、ドレイン電極４および活性層２上の全面
に形成する。この絶縁膜５上に、レジスト層６を形成す
る。電子ビーム露光および現像からなる一連の電子ビー
ムリソグラフィにより、ゲート形成所定領域上のレジス
ト層６に、ゲート長に相当する開口７を形成する。な
お、開口７は電子ビーム露光および現像により逆テーパ
ー形状になる。
【００１４】つぎに、図３に示すように、レジスト層６
をマスクとして、絶縁膜５を、ＣＨＦ3 系ガスを使用し
たドライエッチング法によって、異方性的に選択エッチ
ングして、ゲート長に相当する開口窓８を開ける。
をマスクとして、絶縁膜５を、ＣＨＦ3 系ガスを使用し
たドライエッチング法によって、異方性的に選択エッチ
ングして、ゲート長に相当する開口窓８を開ける。
【００１５】つぎに、図４に示すように、レジスト層６
を、Ｏ2 系ガスを使用したドライエッチング法によっ
て、等方性的に全面エッチングして、開口７およびその
下部を広げ、開口部９を形成する。このときのエッチバ
ック量を制御することにより、後工程におけるゲート電
極上部（マッシュルーム部）の幅を任意に設定すること
ができる。また、開口部９は開口７に対し自動的に位置
合わせの整合がとれている。また、全面エッチングによ
り、レジスト層６の膜厚も多少薄くなるが、後工程にお
いて問題とはならない。
を、Ｏ2 系ガスを使用したドライエッチング法によっ
て、等方性的に全面エッチングして、開口７およびその
下部を広げ、開口部９を形成する。このときのエッチバ
ック量を制御することにより、後工程におけるゲート電
極上部（マッシュルーム部）の幅を任意に設定すること
ができる。また、開口部９は開口７に対し自動的に位置
合わせの整合がとれている。また、全面エッチングによ
り、レジスト層６の膜厚も多少薄くなるが、後工程にお
いて問題とはならない。
【００１６】つぎに、図５に示すように、レジスト層６
および絶縁膜５をマスクとして、活性層２をエッチング
液でエッチングしてリセス１０を形成する。
および絶縁膜５をマスクとして、活性層２をエッチング
液でエッチングしてリセス１０を形成する。
【００１７】つぎに、図６に示すように、ＧａＡｓ基板
１に対してほぼ垂直な方向から、ショットキバリア特性
のゲート電極を構成する金属を蒸着またはスパッタ法で
全面に飛着させて、開口部９およびリセス１０にゲート
電極１１を、およびレジスト層６上に金属膜１２を同時
に形成する。
１に対してほぼ垂直な方向から、ショットキバリア特性
のゲート電極を構成する金属を蒸着またはスパッタ法で
全面に飛着させて、開口部９およびリセス１０にゲート
電極１１を、およびレジスト層６上に金属膜１２を同時
に形成する。
【００１８】つぎに、図７に示すように、レジスト層６
と同時に、その上の金属膜１２を除去して、ＧａＡｓシ
ョットキゲート電界効果トランジスタが得られる。
と同時に、その上の金属膜１２を除去して、ＧａＡｓシ
ョットキゲート電界効果トランジスタが得られる。
【００１９】
【発明の効果】本発明は、エッチングによるリセスがゲ
ート長とほぼ同じ幅に形成されるので、ソース・ゲート
間抵抗（Ｒｓ）を低減することができる。
ート長とほぼ同じ幅に形成されるので、ソース・ゲート
間抵抗（Ｒｓ）を低減することができる。
【００２０】また、ゲート電極上部がマシュルーム構造
となって、かつ、絶縁膜上にも付着しているので、ゲー
ト抵抗（Ｒｇ）が低減し、かつ、剥離しにくくなって、
歩留まりが向上すると共に、高周波特性が向上する。
となって、かつ、絶縁膜上にも付着しているので、ゲー
ト抵抗（Ｒｇ）が低減し、かつ、剥離しにくくなって、
歩留まりが向上すると共に、高周波特性が向上する。
【００２１】また、レジスト層へのパターンニング工程
が１回だけで済むので、工程が簡略化する。
が１回だけで済むので、工程が簡略化する。
【００２２】そして、ゲート電極下部とゲート電極上部
（マシュルーム部）は自動的に位置合わせの整合が取
れ、位置ずれによる特性ばらつきがなくなる。
（マシュルーム部）は自動的に位置合わせの整合が取
れ、位置ずれによる特性ばらつきがなくなる。
【図１】 本発明の一実施例（図１乃至図７）におい
て、ＧａＡｓ基板に活性層、ソース電極およびドレイ電
極を形成する工程図
て、ＧａＡｓ基板に活性層、ソース電極およびドレイ電
極を形成する工程図
【図２】 同じく、絶縁膜およびレジスト層を形成し、
レジスト層に開口を形成する工程図
レジスト層に開口を形成する工程図
【図３】 同じく、絶縁膜に開口窓を形成する工程図
【図４】 同じく、等方性エッチングによりレジスト層
の開口およびその下部を広げ開口部を形成する工程図
の開口およびその下部を広げ開口部を形成する工程図
【図５】 同じく、活性層にリセスを形成する工程図
【図６】 同じく、ショットキバリア特性のゲート電極
を構成する金属を飛着させる工程図
を構成する金属を飛着させる工程図
【図７】 同じく、レジスト層と同時にその上の飛着金
属膜を除去する工程図
属膜を除去する工程図
【図８】 従来例における、リセスエッチングおよびゲ
ート電極金属の飛着工程図
ート電極金属の飛着工程図
１ 半絶縁性ＧａＡｓ基板 ２ 活性層 ３ ソース電極 ４ ドレイン電極 ５ 絶縁膜 ６ レジスト層 ７ 開口 ８ 開口窓 ９ 開口部 １０ リセス １１ ゲート電極 １２ 金属膜
Claims (1)
- 【請求項１】 下記の工程からなる半導体装置の製造方
法。 １．半導体基板に形成した活性層上に、絶縁膜、マスク
層を順次積層し、前記マスク層のゲート電極形成予定領
域に対応する部分に開口を形成する工程と、 ２．前記マスク層をマスクとして、前記絶縁膜を選択的
に除去して開口窓を形成する工程と、 ３．前記マスク層の開口を広げて開口部を形成する工程
と、 ４．前記絶縁膜をマスクとして前記活性層を所定の深さ
までエッチンングしてリセスを形成する工程と、および ５．リセスおよびその周辺の前記絶縁膜上にゲート電極
となる金属を形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15882094A JPH0831844A (ja) | 1994-07-11 | 1994-07-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15882094A JPH0831844A (ja) | 1994-07-11 | 1994-07-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0831844A true JPH0831844A (ja) | 1996-02-02 |
Family
ID=15680094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15882094A Pending JPH0831844A (ja) | 1994-07-11 | 1994-07-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831844A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002526922A (ja) * | 1998-09-29 | 2002-08-20 | レイセオン・カンパニー | シュードモルフィック高電子移動度トランジスター |
-
1994
- 1994-07-11 JP JP15882094A patent/JPH0831844A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002526922A (ja) * | 1998-09-29 | 2002-08-20 | レイセオン・カンパニー | シュードモルフィック高電子移動度トランジスター |
| JP4874461B2 (ja) * | 1998-09-29 | 2012-02-15 | レイセオン カンパニー | シュードモルフィック高電子移動度トランジスター |
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