JPH07335669A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07335669A JPH07335669A JP12385294A JP12385294A JPH07335669A JP H07335669 A JPH07335669 A JP H07335669A JP 12385294 A JP12385294 A JP 12385294A JP 12385294 A JP12385294 A JP 12385294A JP H07335669 A JPH07335669 A JP H07335669A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- resist
- opening
- gate
- recess
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】１回のパターニング工程で処理することがで
き、かつ、ゲート電極下部とゲート電極上部（マッシュ
ルーム部）との位置の整合性をよくして、ソース・ゲー
ト間抵抗（Ｒｓ）の低減とゲート抵抗（Ｒｇ）の低減を
図る。 【構成】半導体基板１に活性層２、ソース電極３および
ドレイン電極４、絶縁膜５、下層レジスト６、変成層、
上層レジストを順次積層し、上層レジストにゲート長幅
の開口を形成し、変成層にも開口を形成し、下層レジス
ト６をオーバーエチングし、絶縁膜５を選択エッチング
してゲート長幅の開口窓を形成し、上層レジストと変成
層を除去し、活性層２にリセスエッチングを行い、リセ
スおよびリセス周辺の絶縁膜５上にゲート電極１３とな
る金属を被着し、そして絶縁膜５上の不要金属１４を除
去する。
き、かつ、ゲート電極下部とゲート電極上部（マッシュ
ルーム部）との位置の整合性をよくして、ソース・ゲー
ト間抵抗（Ｒｓ）の低減とゲート抵抗（Ｒｇ）の低減を
図る。 【構成】半導体基板１に活性層２、ソース電極３および
ドレイン電極４、絶縁膜５、下層レジスト６、変成層、
上層レジストを順次積層し、上層レジストにゲート長幅
の開口を形成し、変成層にも開口を形成し、下層レジス
ト６をオーバーエチングし、絶縁膜５を選択エッチング
してゲート長幅の開口窓を形成し、上層レジストと変成
層を除去し、活性層２にリセスエッチングを行い、リセ
スおよびリセス周辺の絶縁膜５上にゲート電極１３とな
る金属を被着し、そして絶縁膜５上の不要金属１４を除
去する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、より詳細には、ショットキーゲート電界効果ト
ランジスタの製造方法に関する。
に関し、より詳細には、ショットキーゲート電界効果ト
ランジスタの製造方法に関する。
【０００２】
【従来の技術】一般的に、ＧａＡｓショットキー電界効
果トランジスタの高性能化を図るためには、ゲート長を
短縮し、かつ、ソース・ゲート間抵抗（Ｒｓ）およびゲ
ート抵抗（Ｒｇ）を低減することが重要である。
果トランジスタの高性能化を図るためには、ゲート長を
短縮し、かつ、ソース・ゲート間抵抗（Ｒｓ）およびゲ
ート抵抗（Ｒｇ）を低減することが重要である。
【０００３】従来の電界効果トランジスタの製造方法に
おいては、図９に示すように、半絶縁性ＧａＡｓ基板２
１に活性層２２を形成し、ソース電極２３およびドレイ
ン電極２４を形成した後、電子ビーム露光用ポジ型レジ
スト２５を塗布し、このポジ型レジスト２５に電子ビー
ムを照射して露光する。露光後に現像してできる窓は逆
テーパー状になるため、リセス２６の幅はゲート長より
大きくなってしまう。したがって、リセス２６によって
薄くされた活性層２２部分がゲート電極２７の両側にあ
って、この部分で活性層２２の直列抵抗が大きくなるた
め、ソース・ゲート間抵抗（Ｒｓ）の低減が図れないこ
とになる。また、ゲート長を単に短くすると、ゲート抵
抗（Ｒｇ）の増加を招くので、ゲート電極２７の厚さを
増すことで、ゲート抵抗（Ｒｇ）の低減を図ることにな
る。そうすると、ゲート電極２７と活性層２２との接触
面積が減って、ゲート電極２７の高さが高くなり、洗浄
工程などにおいて剥離しやすくなる。
おいては、図９に示すように、半絶縁性ＧａＡｓ基板２
１に活性層２２を形成し、ソース電極２３およびドレイ
ン電極２４を形成した後、電子ビーム露光用ポジ型レジ
スト２５を塗布し、このポジ型レジスト２５に電子ビー
ムを照射して露光する。露光後に現像してできる窓は逆
テーパー状になるため、リセス２６の幅はゲート長より
大きくなってしまう。したがって、リセス２６によって
薄くされた活性層２２部分がゲート電極２７の両側にあ
って、この部分で活性層２２の直列抵抗が大きくなるた
め、ソース・ゲート間抵抗（Ｒｓ）の低減が図れないこ
とになる。また、ゲート長を単に短くすると、ゲート抵
抗（Ｒｇ）の増加を招くので、ゲート電極２７の厚さを
増すことで、ゲート抵抗（Ｒｇ）の低減を図ることにな
る。そうすると、ゲート電極２７と活性層２２との接触
面積が減って、ゲート電極２７の高さが高くなり、洗浄
工程などにおいて剥離しやすくなる。
【０００４】上記欠点を解決するために、特公平４−７
２３８１号公報記載の発明が提案されている。
２３８１号公報記載の発明が提案されている。
【０００５】
【発明が解決しようとする課題】しかしながら、この従
来発明では、パターニング工程を２回行わなければなら
ず、工程が複雑である。また、活性層と接触するゲート
電極下部とゲート電極上部（マッシュルーム部）の位置
合わせが必要となるため、工程によりゲート電極形状が
異なり、ショットキーゲート電界効果トランジスタの特
性がばらつく恐れがある。
来発明では、パターニング工程を２回行わなければなら
ず、工程が複雑である。また、活性層と接触するゲート
電極下部とゲート電極上部（マッシュルーム部）の位置
合わせが必要となるため、工程によりゲート電極形状が
異なり、ショットキーゲート電界効果トランジスタの特
性がばらつく恐れがある。
【０００６】したがって、本発明は、１回のパターニン
グ工程で処理することができ、かつ、ゲート電極下部と
ゲート電極上部（マッシュルーム部）との位置の整合が
自動的に取れ、そして、ソース・ゲート間抵抗（Ｒｓ）
の低減とゲート抵抗（Ｒｇ）の低減を図り、さらにゲー
ト電極が剥離しにくい半導体装置の製造方法を提供する
ことを目的とする。
グ工程で処理することができ、かつ、ゲート電極下部と
ゲート電極上部（マッシュルーム部）との位置の整合が
自動的に取れ、そして、ソース・ゲート間抵抗（Ｒｓ）
の低減とゲート抵抗（Ｒｇ）の低減を図り、さらにゲー
ト電極が剥離しにくい半導体装置の製造方法を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】本発明の課題に対する解
決手段は、下記の工程からなる半導体装置の製造方法で
ある。 １．半導体基板に形成した活性層上に、絶縁膜、下層レ
ジストを順次積層し、前記下層レジストの表面に変成層
を形成し、および前記変成層上に、下層レジストより現
像液に対し、溶解速度の遅い上層レジストを形成する工
程と、 ２．ゲート電極形成予定領域上の上層レジストを露光し
た後、現像し、上層レジストに開口を形成し、前記開口
部分の前記変成層を除去して、変成層に開口を形成する
工程と、 ３．現像液により下層レジストを現像して開口部を形成
し、次いで、前記上層レジストまたは前記変成層をマス
クとして、前記絶縁膜を選択的に除去して開口窓を形成
する工程と、 ４．前記上層レジストと前記変成層を除去する工程と、 ５．前記絶縁膜をマスクとして前記活性層を所定の深さ
までエッチングしてリセスを形成する工程と、 ６．前記開口部内で前記リセスおよび前記リセス周辺の
前記絶縁膜上にゲート電極となる金属を被着させる工
程。
決手段は、下記の工程からなる半導体装置の製造方法で
ある。 １．半導体基板に形成した活性層上に、絶縁膜、下層レ
ジストを順次積層し、前記下層レジストの表面に変成層
を形成し、および前記変成層上に、下層レジストより現
像液に対し、溶解速度の遅い上層レジストを形成する工
程と、 ２．ゲート電極形成予定領域上の上層レジストを露光し
た後、現像し、上層レジストに開口を形成し、前記開口
部分の前記変成層を除去して、変成層に開口を形成する
工程と、 ３．現像液により下層レジストを現像して開口部を形成
し、次いで、前記上層レジストまたは前記変成層をマス
クとして、前記絶縁膜を選択的に除去して開口窓を形成
する工程と、 ４．前記上層レジストと前記変成層を除去する工程と、 ５．前記絶縁膜をマスクとして前記活性層を所定の深さ
までエッチングしてリセスを形成する工程と、 ６．前記開口部内で前記リセスおよび前記リセス周辺の
前記絶縁膜上にゲート電極となる金属を被着させる工
程。
【０００８】
【作用】本発明は、上層レジストおよび変成層に、ゲー
ト長幅の開口を形成し、この開口を有する上層レジスお
よび変成層をマスクとして、絶縁膜にゲート長幅の開口
窓を形成し、この開口窓を通して、活性層のリセスエッ
チングを行うので、このリセスエッチングの幅がゲート
長とほぼ同じに形成されることになり、ソース・ゲート
間抵抗（Ｒｓ）が低減することになる。
ト長幅の開口を形成し、この開口を有する上層レジスお
よび変成層をマスクとして、絶縁膜にゲート長幅の開口
窓を形成し、この開口窓を通して、活性層のリセスエッ
チングを行うので、このリセスエッチングの幅がゲート
長とほぼ同じに形成されることになり、ソース・ゲート
間抵抗（Ｒｓ）が低減することになる。
【０００９】また、下層レジストより現像液に対する溶
解速度の遅い上層レジストを選ぶことによって、下層レ
ジストに広い開口部を形成し、また絶縁膜にゲート長幅
の開口窓を形成し、この開口部と開口窓によって、マシ
ュルーム構造のゲート電極が形成されて、このゲート電
極のマシュルーム部が絶縁膜上にも付着して、剥離しに
くくなって歩留まりが向上する。それと共に、このマシ
ュルーム構造のゲート電極により、ゲート抵抗（Ｒｇ）
を低減させることができ、高周波特性が向上する。
解速度の遅い上層レジストを選ぶことによって、下層レ
ジストに広い開口部を形成し、また絶縁膜にゲート長幅
の開口窓を形成し、この開口部と開口窓によって、マシ
ュルーム構造のゲート電極が形成されて、このゲート電
極のマシュルーム部が絶縁膜上にも付着して、剥離しに
くくなって歩留まりが向上する。それと共に、このマシ
ュルーム構造のゲート電極により、ゲート抵抗（Ｒｇ）
を低減させることができ、高周波特性が向上する。
【００１０】また、パターンニング工程が上層レジスト
上に対して１回だけで済むので、工程が簡略化する。
上に対して１回だけで済むので、工程が簡略化する。
【００１１】そして、下層レジストの開口部と絶縁膜の
開口窓は、位置の整合性がよいので、これらをマスクと
して形成されるゲート電極下部とゲート電極上部（マシ
ュルーム部）は自動的に位置の整合が取れることにな
り、位置ずれによる特性ばらつきがなくなる。
開口窓は、位置の整合性がよいので、これらをマスクと
して形成されるゲート電極下部とゲート電極上部（マシ
ュルーム部）は自動的に位置の整合が取れることにな
り、位置ずれによる特性ばらつきがなくなる。
【００１２】
【実施例】以下に、本発明の一実施例について図１から
図８を参照して説明する。図１に示すように、半絶縁性
ＧａＡｓ基板１に、活性層２を形成する。この活性層２
上の所定の場所に、ソース電極３およびドレイン電極４
を形成する。
図８を参照して説明する。図１に示すように、半絶縁性
ＧａＡｓ基板１に、活性層２を形成する。この活性層２
上の所定の場所に、ソース電極３およびドレイン電極４
を形成する。
【００１３】つぎに、図２に示すように、酸化珪素膜な
どの絶縁膜５を、スパッタ法、ＣＶＤ法などによって、
ソース電極３、ドレイン電極４および活性層２上に形成
する。この絶縁膜５上に、下層レジスト６（例えば、ヘ
キスト社製ＡＺ１３５０Ｊ）を形成する。次いで、ＣＦ
4 等のガスでプラズマ処理を行って、下層レジスト６の
表面に変成層７を形成する。続いて、この変成層７の上
に、下層レジスト６よりも、現像液に対する溶解速度の
遅い上層レジスト８（例えば、ヘキスト社製ＡＺ２４０
０）を形成する。
どの絶縁膜５を、スパッタ法、ＣＶＤ法などによって、
ソース電極３、ドレイン電極４および活性層２上に形成
する。この絶縁膜５上に、下層レジスト６（例えば、ヘ
キスト社製ＡＺ１３５０Ｊ）を形成する。次いで、ＣＦ
4 等のガスでプラズマ処理を行って、下層レジスト６の
表面に変成層７を形成する。続いて、この変成層７の上
に、下層レジスト６よりも、現像液に対する溶解速度の
遅い上層レジスト８（例えば、ヘキスト社製ＡＺ２４０
０）を形成する。
【００１４】つぎに、図３に示すように、ゲート形成予
定領域上の上層レジスト８に露光を行い、現像液で上層
レジスト８を現像し、開口９を形成する。このとき、開
口９の幅をゲート長と等しくしておく。次いで、上層レ
ジスト８をマスクとして、Ｏ 2 ガスを使用したドライエ
ッチング法により、異方的に選択エッチングして変成層
７に開口９を形成する。
定領域上の上層レジスト８に露光を行い、現像液で上層
レジスト８を現像し、開口９を形成する。このとき、開
口９の幅をゲート長と等しくしておく。次いで、上層レ
ジスト８をマスクとして、Ｏ 2 ガスを使用したドライエ
ッチング法により、異方的に選択エッチングして変成層
７に開口９を形成する。
【００１５】つぎに、図４に示すように、現像液で下層
レジスト６を現像して、開口部１０を形成する。このと
き、下層レジスト６の現像速度は上層リジスト８よりも
速いため、開口部１０の断面形状は開口９よりも大きく
なる。なお、下層レジスト６のオーバー現像量を制御す
ることにより、この開口部１０の大きさを任意に設定す
ることができる。また、開口部１０は開口９に対して自
動的に位置の整合が取れることになる。万一、この現像
で上層レジスト８の開口９の幅が広がったとしても、変
成層７の開口９の幅は変化しないので、その後の工程に
影響はない。
レジスト６を現像して、開口部１０を形成する。このと
き、下層レジスト６の現像速度は上層リジスト８よりも
速いため、開口部１０の断面形状は開口９よりも大きく
なる。なお、下層レジスト６のオーバー現像量を制御す
ることにより、この開口部１０の大きさを任意に設定す
ることができる。また、開口部１０は開口９に対して自
動的に位置の整合が取れることになる。万一、この現像
で上層レジスト８の開口９の幅が広がったとしても、変
成層７の開口９の幅は変化しないので、その後の工程に
影響はない。
【００１６】つぎに、図５に示すように、上層レジスト
８（変成層７）をマスクとして、ＣＨＦ3 等のガスを使
用したドライエッチング法によって、絶縁膜５を異方的
に選択エッチングして開口窓１１を開ける。
８（変成層７）をマスクとして、ＣＨＦ3 等のガスを使
用したドライエッチング法によって、絶縁膜５を異方的
に選択エッチングして開口窓１１を開ける。
【００１７】つぎに、図６に示すように、上層レジスト
８および変成層７を、Ｏ2 ガスを使用したドライエッチ
ング法によって異方的に全面エッチングして除去する。
その後、下層レジスト６および絶縁膜５をマスクとし
て、活性層２をエッチング液でエッチングしてリセス１
２を形成する。
８および変成層７を、Ｏ2 ガスを使用したドライエッチ
ング法によって異方的に全面エッチングして除去する。
その後、下層レジスト６および絶縁膜５をマスクとし
て、活性層２をエッチング液でエッチングしてリセス１
２を形成する。
【００１８】つぎに、図７に示すように、ＧａＡｓ基板
１に対してほぼ垂直な方向から、ショットキーバリア特
性のゲート電極を構成する金属を、リセス１２、下層レ
ジスト６等の全面に、蒸着またはスパッタで被着させ
て、マシュルーム構造のゲート電極１３を形成する。
１に対してほぼ垂直な方向から、ショットキーバリア特
性のゲート電極を構成する金属を、リセス１２、下層レ
ジスト６等の全面に、蒸着またはスパッタで被着させ
て、マシュルーム構造のゲート電極１３を形成する。
【００１９】最後に、下層レジスト６およびその上の不
要金属１４を除去して、図８に示すようなＧａＡｓショ
ットキーゲート電界効果トランジスタが得られる。
要金属１４を除去して、図８に示すようなＧａＡｓショ
ットキーゲート電界効果トランジスタが得られる。
【００２０】
【発明の効果】本発明は、リセスエッチングの幅がゲー
ト長とほぼ同じに形成されるので、ソース・ゲート間抵
抗（Ｒｓ）を低減することができる。
ト長とほぼ同じに形成されるので、ソース・ゲート間抵
抗（Ｒｓ）を低減することができる。
【００２１】また、ゲート電極上部がマシュルーム構造
となり、かつ、絶縁膜上にも付着しているので、ゲート
抵抗（Ｒｇ）が低減し、かつ、剥離しにくくなって、歩
留まりが向上すると共に、高周波特性が向上する。
となり、かつ、絶縁膜上にも付着しているので、ゲート
抵抗（Ｒｇ）が低減し、かつ、剥離しにくくなって、歩
留まりが向上すると共に、高周波特性が向上する。
【００２２】また、上層レジスト上へのパターンニング
工程が１回だけなので、工程が簡略化する。
工程が１回だけなので、工程が簡略化する。
【００２３】そして、下層レジストの開口部と絶縁膜の
開口窓の位置の整合性がよいので、ゲート電極下部とゲ
ート電極上部（マシュルーム部）は自動的に位置の整合
が取れ、位置ずれによる特性ばらつきをなくすことがで
きる。
開口窓の位置の整合性がよいので、ゲート電極下部とゲ
ート電極上部（マシュルーム部）は自動的に位置の整合
が取れ、位置ずれによる特性ばらつきをなくすことがで
きる。
【図１】 本発明の一実施例（図１乃至図８）におい
て、ＧａＡｓ基板に活性層、ソース電極およびドレイ電
極を形成する工程図
て、ＧａＡｓ基板に活性層、ソース電極およびドレイ電
極を形成する工程図
【図２】 同じく、絶縁膜、下層レジスト、変成層およ
び上層レジストを形成する工程図
び上層レジストを形成する工程図
【図３】 同じく、露光および現像して、上層レジスト
および変成層に開口を形成する工程図
および変成層に開口を形成する工程図
【図４】 同じく、エッチングにより下層レジストに開
口部を形成する工程図
口部を形成する工程図
【図５】 同じく、絶縁膜に開口窓を形成する工程図
【図６】 同じく、上層レジストおよび変成層を除去し
て、活性層にリセスエッチングを行う工程図
て、活性層にリセスエッチングを行う工程図
【図７】 同じく、ゲート金属を被着する工程図
【図８】 同じく、下層レジストおよびその上の不要金
属を除去した最終工程図
属を除去した最終工程図
【図９】 従来例において、リセスエッチングおよびゲ
ート金属被着工程図
ート金属被着工程図
１ 半絶縁性ＧａＡｓ基板 ２ 活性層 ３ ソース電極 ４ ドレイン電極 ５ 絶縁膜 ６ 下層レジスト ７ 変成層 ８ 上層レジスト ９ 開口 １０ 開口部 １１ 開口窓 １２ リセス １３ ゲート電極 １４ 不要金属
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/417
Claims (1)
- 【請求項１】 下記の工程からなる半導体装置の製造方
法。 １．半導体基板に形成した活性層上に、絶縁膜、下層レ
ジストを順次積層し、前記下層レジストの表面に変成層
を形成し、および前記変成層上に、下層レジストより現
像液に対し、溶解速度の遅い上層レジストを形成する工
程と、 ２．ゲート電極形成予定領域上の上層レジスを露光した
後、現像し、上層レジストに開口を形成し、前記開口部
分の前記変成層を除去して、変成層に開口を形成する工
程と、 ３．現像液により下層レジストを現像して開口部を形成
し、次いで、前記上層レジストまたは前記変成層をマス
クとして、前記絶縁膜を選択的に除去して開口窓を形成
する工程と、 ４．前記上層レジストと前記変成層を除去する工程と、 ５．前記絶縁膜をマスクとして前記活性層を所定の深さ
までエッチングしてリセスを形成する工程と、 ６．前記開口部内で前記リセスおよび前記リセス周辺の
前記絶縁膜上にゲート電極となる金属を被着させる工
程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12385294A JPH07335669A (ja) | 1994-06-06 | 1994-06-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12385294A JPH07335669A (ja) | 1994-06-06 | 1994-06-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07335669A true JPH07335669A (ja) | 1995-12-22 |
Family
ID=14870999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12385294A Pending JPH07335669A (ja) | 1994-06-06 | 1994-06-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07335669A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7419862B2 (en) | 2005-09-12 | 2008-09-02 | Electronics And Telecommunications Research Institute | Method of fabricating pseudomorphic high electron mobility transistor |
-
1994
- 1994-06-06 JP JP12385294A patent/JPH07335669A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7419862B2 (en) | 2005-09-12 | 2008-09-02 | Electronics And Telecommunications Research Institute | Method of fabricating pseudomorphic high electron mobility transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0130963B1 (ko) | T형 단면구조의 게이트 금속전극을 갖는 전계효과 트랜지스터의 제조방법 | |
| US4975382A (en) | Method of making a self-aligned field-effect transistor by the use of a dummy-gate | |
| JP2673109B2 (ja) | 自己整列型のｔ−ゲートガリウム砒素の金属半導体の電界効果トランジスタの製造方法 | |
| US6153499A (en) | Method of manufacturing semiconductor device | |
| US5587328A (en) | Method for manufacturing semiconductor device | |
| JPH07176544A (ja) | 半導体装置およびその製造方法 | |
| JPH07335669A (ja) | 半導体装置の製造方法 | |
| JP2714026B2 (ja) | 半導体装置用電極の形成方法 | |
| JPH03165526A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0831844A (ja) | 半導体装置の製造方法 | |
| JPH08107064A (ja) | 半導体装置の製造方法 | |
| JP2550608B2 (ja) | 半導体装置の製造方法 | |
| JPH0845962A (ja) | 半導体装置の製造方法 | |
| KR100203296B1 (ko) | 모스 트랜지스터 제조 방법 | |
| JPH05335305A (ja) | コンタクトホールの形成方法 | |
| JP2788273B2 (ja) | 半導体装置用電極の形成方法 | |
| JP2798041B2 (ja) | 半導体装置の製造方法 | |
| JP2825284B2 (ja) | 半導体装置の製造方法 | |
| KR100249150B1 (ko) | 필드산화막 형성방법 | |
| JPH0684954A (ja) | 半導体装置の製造方法 | |
| JP2913987B2 (ja) | 半導体装置の製造方法 | |
| JPH11288950A (ja) | 半導体装置の製造方法 | |
| JPH0629322A (ja) | 電界効果トランジスタのゲート電極の形成方法 | |
| JPH06151459A (ja) | 薄膜トランジスタの製造方法 | |
| JPH02268445A (ja) | 電界効果トランジスタの製造方法 |