JPH07176544A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07176544A JPH07176544A JP34495793A JP34495793A JPH07176544A JP H07176544 A JPH07176544 A JP H07176544A JP 34495793 A JP34495793 A JP 34495793A JP 34495793 A JP34495793 A JP 34495793A JP H07176544 A JPH07176544 A JP H07176544A
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Abstract
(57)【要約】
【目的】 高周波半導体素子の帰還容量を低減するため
のシールド板を、工程数を増やすことなく形成する。 【構成】 フィールド酸化膜１２上に、ゲート開口時の
フォトレジスト１４ａの反射膜であるタングステンシリ
サイド膜１３を形成した後、ゲート開口部分のタングス
テンシリサイド膜１３とフィールド酸化膜をエッチング
する。次いでシリコン酸化膜１５を成膜し、ゲートメタ
ル１６を形成する。その後、ソースおよびドレイン領域
部分のフィールド酸化膜１２、タングステンシリサイド
膜１３およびシリコン酸化膜１５を除去し、この時のタ
ングステンシリサイド膜１３をシールド板とする。この
ような構造にすることで、ゲートメタル１６の形成とは
異なった工程でシールド板を形成できるため、Ｔ字型ゲ
ート構造の電界効果トランジスタの場合でも、帰還容量
を低減できる。
のシールド板を、工程数を増やすことなく形成する。 【構成】 フィールド酸化膜１２上に、ゲート開口時の
フォトレジスト１４ａの反射膜であるタングステンシリ
サイド膜１３を形成した後、ゲート開口部分のタングス
テンシリサイド膜１３とフィールド酸化膜をエッチング
する。次いでシリコン酸化膜１５を成膜し、ゲートメタ
ル１６を形成する。その後、ソースおよびドレイン領域
部分のフィールド酸化膜１２、タングステンシリサイド
膜１３およびシリコン酸化膜１５を除去し、この時のタ
ングステンシリサイド膜１３をシールド板とする。この
ような構造にすることで、ゲートメタル１６の形成とは
異なった工程でシールド板を形成できるため、Ｔ字型ゲ
ート構造の電界効果トランジスタの場合でも、帰還容量
を低減できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特に電界効果トランジスタの構造および
その製造方法に関する。
造方法に関し、特に電界効果トランジスタの構造および
その製造方法に関する。
【０００２】
【従来の技術】従来、半導体装置、特に高周波動作の半
導体装置の高利得化を図る為に、帰還容量の低減が試み
られている。ＭＯＳＦＥＴによる従来技術の一例を図４
を用いて説明する。半導体基板４１上にゲート酸化膜４
２を介して、モリブデンシリサイドのゲート電極４３が
形成されている。更にフィールド酸化膜４４、絶縁酸化
膜４５上にソース配線４６およびゲート配線４７が形成
されている。ゲート配線４７の下方にはシールド板４８
が酸化膜４５を介して形成されており、シールド板４８
は金属電極４９によってソース配線４６へ接続されてい
る。この構造によって、ゲート配線４７と半導体基板４
１間の静電容量は、ゲート配線４７とシールド板４８間
の容量Ｃ1とシールド板４８と半導体基板４１間の容量
Ｃ2が存在する。この構造の場合、帰還容量ＣgdとＣ1の
比と、帰還容量ＣgdとＣ2の比との積をシールド板４８
の抵抗値と相互コンダクタンスの積に等しくなるように
設計することによって入力コンダクタンスが負荷に依存
しない素子固有の値になり、負荷変動が有った場合も変
動率が小さく高利得の素子が得られる（特開昭６０−２
６２４６２号公報）。
導体装置の高利得化を図る為に、帰還容量の低減が試み
られている。ＭＯＳＦＥＴによる従来技術の一例を図４
を用いて説明する。半導体基板４１上にゲート酸化膜４
２を介して、モリブデンシリサイドのゲート電極４３が
形成されている。更にフィールド酸化膜４４、絶縁酸化
膜４５上にソース配線４６およびゲート配線４７が形成
されている。ゲート配線４７の下方にはシールド板４８
が酸化膜４５を介して形成されており、シールド板４８
は金属電極４９によってソース配線４６へ接続されてい
る。この構造によって、ゲート配線４７と半導体基板４
１間の静電容量は、ゲート配線４７とシールド板４８間
の容量Ｃ1とシールド板４８と半導体基板４１間の容量
Ｃ2が存在する。この構造の場合、帰還容量ＣgdとＣ1の
比と、帰還容量ＣgdとＣ2の比との積をシールド板４８
の抵抗値と相互コンダクタンスの積に等しくなるように
設計することによって入力コンダクタンスが負荷に依存
しない素子固有の値になり、負荷変動が有った場合も変
動率が小さく高利得の素子が得られる（特開昭６０−２
６２４６２号公報）。
【０００３】
【発明が解決しようとする課題】しかしながら上記従来
例の構造では、シールド板４８をゲート電極４３と兼用
しているために、シールド板４８の抵抗値はゲート電極
４３の材質によって決まり、マスク設計時のマスクパタ
ーンにより所望の値に設定するか、またはイオン注入等
で材質の改変を行う必要がある。また、シールド板４８
をゲート電極４３と異なった金属で形成する場合には、
ゲート電極４３を形成した後にシールド板を蒸着、スパ
ッタで形成し、更にリフトオフや反応性イオンエッチン
グ等の工程によりシールド板４８の形成の工程が必要と
なり、工程数が増加するという欠点がある。また、従来
プロセスでは、ＧａＡｓ電界効果トランジスタのＴ字型
ゲート構造の場合、ゲートメタルと同工程でシールド板
を形成した場合、Ｔ字型ゲート庇とＧａＡｓ基板間にシ
ールド板を設けることが出来ないという欠点がある。本
発明の目的は、高周波半導体素子の帰還容量を低減する
ためのシールド板を工程数を増やすことなく形成でき、
かつＴ字型ゲートの庇下にシールド板を形成することが
できる半導体装置およびその製造方法を提供することに
ある。
例の構造では、シールド板４８をゲート電極４３と兼用
しているために、シールド板４８の抵抗値はゲート電極
４３の材質によって決まり、マスク設計時のマスクパタ
ーンにより所望の値に設定するか、またはイオン注入等
で材質の改変を行う必要がある。また、シールド板４８
をゲート電極４３と異なった金属で形成する場合には、
ゲート電極４３を形成した後にシールド板を蒸着、スパ
ッタで形成し、更にリフトオフや反応性イオンエッチン
グ等の工程によりシールド板４８の形成の工程が必要と
なり、工程数が増加するという欠点がある。また、従来
プロセスでは、ＧａＡｓ電界効果トランジスタのＴ字型
ゲート構造の場合、ゲートメタルと同工程でシールド板
を形成した場合、Ｔ字型ゲート庇とＧａＡｓ基板間にシ
ールド板を設けることが出来ないという欠点がある。本
発明の目的は、高周波半導体素子の帰還容量を低減する
ためのシールド板を工程数を増やすことなく形成でき、
かつＴ字型ゲートの庇下にシールド板を形成することが
できる半導体装置およびその製造方法を提供することに
ある。
【０００４】
【課題を解決するための手段】本発明に係る半導体装置
では、上記目的を達成するために、半導体基板上にゲー
ト電極と、接地電極と、前記ゲート電極を被覆する絶縁
膜と、該絶縁膜内部に埋設されて前記接地電極と接続す
る金属薄膜とを少なくとも備え、前記金属薄膜は、前記
絶縁膜のエッチングの際のフォトレジストの反射膜およ
びエッチングマスクとして機能する材料で形成されてい
ることを特徴とする。ここで、ゲート電極は断面Ｔ字型
であり、金属薄膜は該ゲート電極の庇下の絶縁膜内部に
形成されていることが好ましい。またその半導体装置の
製造方法は、半導体基板上に絶縁膜、金属薄膜およびフ
ォトレジストを順次形成する工程と、次いで該金属薄膜
を反射膜として前記フォトレジストを露光・現像し、所
定のパターンを形成する工程と、次いで露呈した金属薄
膜を除去すると共に、さらにその下の絶縁膜を所定の厚
さまで除去してゲート開口を形成する工程と、次いで前
記フォトレジストを除去後、前記金属薄膜の露呈面全面
に絶縁膜を被着・形成して前記金属薄膜を絶縁膜中に埋
め込む工程とを備え、さらに前記金属薄膜を接地電極と
接続する後工程を有することを特徴とする。
では、上記目的を達成するために、半導体基板上にゲー
ト電極と、接地電極と、前記ゲート電極を被覆する絶縁
膜と、該絶縁膜内部に埋設されて前記接地電極と接続す
る金属薄膜とを少なくとも備え、前記金属薄膜は、前記
絶縁膜のエッチングの際のフォトレジストの反射膜およ
びエッチングマスクとして機能する材料で形成されてい
ることを特徴とする。ここで、ゲート電極は断面Ｔ字型
であり、金属薄膜は該ゲート電極の庇下の絶縁膜内部に
形成されていることが好ましい。またその半導体装置の
製造方法は、半導体基板上に絶縁膜、金属薄膜およびフ
ォトレジストを順次形成する工程と、次いで該金属薄膜
を反射膜として前記フォトレジストを露光・現像し、所
定のパターンを形成する工程と、次いで露呈した金属薄
膜を除去すると共に、さらにその下の絶縁膜を所定の厚
さまで除去してゲート開口を形成する工程と、次いで前
記フォトレジストを除去後、前記金属薄膜の露呈面全面
に絶縁膜を被着・形成して前記金属薄膜を絶縁膜中に埋
め込む工程とを備え、さらに前記金属薄膜を接地電極と
接続する後工程を有することを特徴とする。
【０００５】
【実施例】以下に、本発明の実施例について、添付図面
を参照しつつ説明する。図１は本発明の実施例に係るＧ
ａＡｓ電界効果トランジスタのゲート電極形成方法を示
す工程断面図である。まず、ＧａＡｓ基板１１上に膜厚
５０００オングストロームで形成されたフィールド酸化
膜１２の表面上に、タングステンシリサイド膜１３をス
パッタ等の方法で膜厚１０００オングストロームで形成
し、更にフィールド酸化膜１２の一部をエッチングする
ためのマスクとして、フォトレジスト１４ａを塗布し
て、露光によりパターニングする（図１（ａ））。この
際、タングステンシリサイド膜１３はフォトレジスト１
４ａ露光のための反射膜となり、パターニングサイズの
ばらつきは±０．０５μｍ以下の精度になる。
を参照しつつ説明する。図１は本発明の実施例に係るＧ
ａＡｓ電界効果トランジスタのゲート電極形成方法を示
す工程断面図である。まず、ＧａＡｓ基板１１上に膜厚
５０００オングストロームで形成されたフィールド酸化
膜１２の表面上に、タングステンシリサイド膜１３をス
パッタ等の方法で膜厚１０００オングストロームで形成
し、更にフィールド酸化膜１２の一部をエッチングする
ためのマスクとして、フォトレジスト１４ａを塗布し
て、露光によりパターニングする（図１（ａ））。この
際、タングステンシリサイド膜１３はフォトレジスト１
４ａ露光のための反射膜となり、パターニングサイズの
ばらつきは±０．０５μｍ以下の精度になる。
【０００６】次にパターニングした部分のタングステン
シリサイド膜１３をＳＦ6ガスでマグネトロンイオンエ
ッチングによって除去し、更にＣＦ4またはＣＨＦ3ガス
で反応性イオンエッチングを行ってフィールド酸化膜１
２を膜厚１０００オングストローム程度残して除去した
後、フォトレジスト１４ａを除去する（図１（ｂ））。
シリサイド膜１３をＳＦ6ガスでマグネトロンイオンエ
ッチングによって除去し、更にＣＦ4またはＣＨＦ3ガス
で反応性イオンエッチングを行ってフィールド酸化膜１
２を膜厚１０００オングストローム程度残して除去した
後、フォトレジスト１４ａを除去する（図１（ｂ））。
【０００７】次にシリコン酸化膜１５を１０００オング
ストロームの膜厚で成膜してタングステンシリサイド膜
１３を埋め込む。次にエッチング部分の開口幅を狭くす
るため、上記のパターニングサイズより小さい開口幅に
パターニングされたフォトレジスト１４ｂをマスクとし
て反応性イオンエッチングを行い、ゲート部分の開口を
行う（図１（ｃ））。
ストロームの膜厚で成膜してタングステンシリサイド膜
１３を埋め込む。次にエッチング部分の開口幅を狭くす
るため、上記のパターニングサイズより小さい開口幅に
パターニングされたフォトレジスト１４ｂをマスクとし
て反応性イオンエッチングを行い、ゲート部分の開口を
行う（図１（ｃ））。
【０００８】この後フォトレジスト１４ｂを除去して蒸
着あるいはスパッタでゲートメタルを被着後、フォトレ
ジストをマスクとして反応性イオンエッチングを行って
ゲート電極（ゲートメタル）１６を形成する。次にフォ
トレジスト１４ｃをマスクにソース、ドレイン電極部分
を形成する部分のシリコン酸化膜１５、タングステンシ
リサイド膜１３、フィールド酸化膜１２をＳＦ6ガス、
およびＣＨ4あるいはＣＨＦ3ガスによって、マグネトロ
ンイオンエッチングあるいは反応性イオンエッチングで
エッチングする（図１（ｄ））。
着あるいはスパッタでゲートメタルを被着後、フォトレ
ジストをマスクとして反応性イオンエッチングを行って
ゲート電極（ゲートメタル）１６を形成する。次にフォ
トレジスト１４ｃをマスクにソース、ドレイン電極部分
を形成する部分のシリコン酸化膜１５、タングステンシ
リサイド膜１３、フィールド酸化膜１２をＳＦ6ガス、
およびＣＨ4あるいはＣＨＦ3ガスによって、マグネトロ
ンイオンエッチングあるいは反応性イオンエッチングで
エッチングする（図１（ｄ））。
【０００９】この後、ソース側のみ開口されたフォトレ
ジスト１４ｄをマスクにして弗酸によるウェットエッチ
ングを行って、タングステンシリサイド膜１３を埋め込
んでいるフィールド酸化膜１２，シリコン酸化膜１５を
サイドエッチングする（図１（ｅ））。
ジスト１４ｄをマスクにして弗酸によるウェットエッチ
ングを行って、タングステンシリサイド膜１３を埋め込
んでいるフィールド酸化膜１２，シリコン酸化膜１５を
サイドエッチングする（図１（ｅ））。
【００１０】次に、フォトレジスト１４ｄを除去し、ソ
ース電極１７およびドレイン電極１８のＡｕ−Ｇｅ−Ｎ
ｉを蒸着、リフトオフ法により６０００オングストロー
ムの膜厚で形成する（図１（ｆ））。
ース電極１７およびドレイン電極１８のＡｕ−Ｇｅ−Ｎ
ｉを蒸着、リフトオフ法により６０００オングストロー
ムの膜厚で形成する（図１（ｆ））。
【００１１】この際にドレイン側のタングステンシリサ
イド膜１３は、図２にその平面図を示す様に、ゲート電
極１６の周辺部でソース側のタングステンシリサイド膜
１３と接続する。更に、タングステンシリサイド膜１３
はソース電極１７形成時にソース電極１７と接続され接
地するため、ゲートメタル１６とＧａＡｓ基板１１間の
シールド板として作用する。この実施例ではゲートメタ
ル形成工程以外の工程で特にシールド板形成の為の工程
を設けることなくシールド板を形成することが可能であ
り、ゲート・ドレイン間の帰還容量をゲートメタル１６
とタングステンシリサイド膜１３間の容量、タングステ
ンシリサイド膜１３とＧａＡｓ基板１１間の容量に分け
ることが可能になる。
イド膜１３は、図２にその平面図を示す様に、ゲート電
極１６の周辺部でソース側のタングステンシリサイド膜
１３と接続する。更に、タングステンシリサイド膜１３
はソース電極１７形成時にソース電極１７と接続され接
地するため、ゲートメタル１６とＧａＡｓ基板１１間の
シールド板として作用する。この実施例ではゲートメタ
ル形成工程以外の工程で特にシールド板形成の為の工程
を設けることなくシールド板を形成することが可能であ
り、ゲート・ドレイン間の帰還容量をゲートメタル１６
とタングステンシリサイド膜１３間の容量、タングステ
ンシリサイド膜１３とＧａＡｓ基板１１間の容量に分け
ることが可能になる。
【００１２】次に本発明に係る他の実施例を図３を用い
て説明する。ＧａＡｓ基板１１上に形成されたフィール
ド酸化膜１２上にタングステンシリサイド膜１３を形成
し、フォトレジストをマスクにゲート開口を行った後、
シリコン酸化膜１５を成膜し、フォトレジストをマスク
にゲート開口を行い、全面にゲートメタル１６を被着、
加工してゲートを形成する（図３（ａ））。ここまでの
工程は上記の第一の実施例と同じ工程で行う。
て説明する。ＧａＡｓ基板１１上に形成されたフィール
ド酸化膜１２上にタングステンシリサイド膜１３を形成
し、フォトレジストをマスクにゲート開口を行った後、
シリコン酸化膜１５を成膜し、フォトレジストをマスク
にゲート開口を行い、全面にゲートメタル１６を被着、
加工してゲートを形成する（図３（ａ））。ここまでの
工程は上記の第一の実施例と同じ工程で行う。
【００１３】次にフォトレジスト３１ａをマスクにし
て、シリコン酸化膜１５、タングステンシリサイド膜１
３、フィールド酸化膜１２を反応性イオンエッチングお
よびマグネトロンイオンエッチングでＧａＡｓ基板１１
までエッチングし、ソース電極１７およびドレイン電極
１８を蒸着法により成膜し、リフトオフにより形成する
（図３（ｂ））。
て、シリコン酸化膜１５、タングステンシリサイド膜１
３、フィールド酸化膜１２を反応性イオンエッチングお
よびマグネトロンイオンエッチングでＧａＡｓ基板１１
までエッチングし、ソース電極１７およびドレイン電極
１８を蒸着法により成膜し、リフトオフにより形成する
（図３（ｂ））。
【００１４】次にフォトレジスト３１ｂをマスクにして
ソース側タングステンシリサイド膜１３上のシリコン酸
化膜１５の一部を除去する（図３（ｃ））。この後、蒸
着法により金属電極３３を成膜し、リフトオフを行っ
て、ソース電極１７とタングステンシリサイド膜１３を
接続する金属電極３３を形成する（図３（ｄ））。ドレ
イン側のタングステンシリサイド膜１３は図２に示した
様な平面パターンにすることで接地する。この様な構造
にすることによりタングステンシリサイド膜１３の接地
が確実になり、Ｔ字型ゲート電極庇下のシールド板とな
る。
ソース側タングステンシリサイド膜１３上のシリコン酸
化膜１５の一部を除去する（図３（ｃ））。この後、蒸
着法により金属電極３３を成膜し、リフトオフを行っ
て、ソース電極１７とタングステンシリサイド膜１３を
接続する金属電極３３を形成する（図３（ｄ））。ドレ
イン側のタングステンシリサイド膜１３は図２に示した
様な平面パターンにすることで接地する。この様な構造
にすることによりタングステンシリサイド膜１３の接地
が確実になり、Ｔ字型ゲート電極庇下のシールド板とな
る。
【００１５】
【発明の効果】以上説明したように、本発明ではゲート
開口フォトレジストの反射板およびゲート開口エッチン
グの際のマスク材である金属薄膜をゲート開口工程で形
成加工することで、工程数を増やすことなくＴ字型ゲー
ト庇下にシールド板を形成できるために、素子の帰還容
量Ｃgdが低減され、高性能化するという絶大な効果があ
る。
開口フォトレジストの反射板およびゲート開口エッチン
グの際のマスク材である金属薄膜をゲート開口工程で形
成加工することで、工程数を増やすことなくＴ字型ゲー
ト庇下にシールド板を形成できるために、素子の帰還容
量Ｃgdが低減され、高性能化するという絶大な効果があ
る。
【図１】本発明に係るＧａＡｓ電界効果トランジスタの
製造方法の一例の工程断面図である。
製造方法の一例の工程断面図である。
【図２】本発明に係るＧａＡｓ電界効果トランジスタの
平面図である。
平面図である。
【図３】本発明に係るＧａＡｓ電界効果トランジスタの
製造方法の別の一例を示す工程断面図である。
製造方法の別の一例を示す工程断面図である。
【図４】従来例によるＭＯＳＦＥＴの一例の断面図であ
る。
る。
１１ ＧａＡｓ基板 １２ フィールド酸化膜 １３ タングステンシリサイド膜 １４ａ フォトレジスト １４ｂ フォトレジスト １４ｃ フォトレジスト １４ｄ フォトレジスト １５ シリコン酸化膜 １６ ゲートメタル １７ ソース電極 １８ ドレイン電極 ３１ａ フォトレジスト ３１ｂ フォトレジスト ３３ 金属電極 ４１ 半導体基板 ４２ ゲート酸化膜 ４３ ゲート電極 ４４ フィールド酸化膜 ４５ 絶縁酸化膜 ４６ ソース配線 ４７ ゲート配線 ４８ シールド板 ４９ 金属電極
Claims (3)
- 【請求項１】 半導体基板上にゲート電極と、接地電極
と、前記ゲート電極を被覆する絶縁膜と、該絶縁膜内部
に埋設されて前記接地電極と接続する金属薄膜とを少な
くとも備え、前記金属薄膜は、前記絶縁膜のエッチング
の際のフォトレジストの反射膜およびエッチングマスク
として機能する材料で形成されていることを特徴とする
半導体装置。 - 【請求項２】 ゲート電極が断面Ｔ字型であり、金属薄
膜は該ゲート電極の庇下の絶縁膜内部に形成されている
請求項１記載の半導体装置。 - 【請求項３】 半導体基板上に絶縁膜、金属薄膜および
フォトレジストを順次形成する工程と、次いで該金属薄
膜を反射膜として前記フォトレジストを露光・現像し、
所定のパターンを形成する工程と、次いで露呈した金属
薄膜を除去すると共に、さらにその下の絶縁膜を所定の
厚さまで除去してゲート開口を形成する工程と、次いで
前記フォトレジストを除去後、前記金属薄膜の露呈面全
面に絶縁膜を被着・形成して前記金属薄膜を絶縁膜中に
埋め込む工程とを備え、さらに前記金属薄膜を接地電極
と接続する後工程を有することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34495793A JP2658860B2 (ja) | 1993-12-20 | 1993-12-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34495793A JP2658860B2 (ja) | 1993-12-20 | 1993-12-20 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176544A true JPH07176544A (ja) | 1995-07-14 |
| JP2658860B2 JP2658860B2 (ja) | 1997-09-30 |
Family
ID=18373305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34495793A Expired - Lifetime JP2658860B2 (ja) | 1993-12-20 | 1993-12-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658860B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7550783B2 (en) | 2004-05-11 | 2009-06-23 | Cree, Inc. | Wide bandgap HEMTs with source connected field plates |
| US7573078B2 (en) | 2004-05-11 | 2009-08-11 | Cree, Inc. | Wide bandgap transistors with multiple field plates |
| US9679981B2 (en) | 2013-06-09 | 2017-06-13 | Cree, Inc. | Cascode structures for GaN HEMTs |
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| US9773877B2 (en) | 2004-05-13 | 2017-09-26 | Cree, Inc. | Wide bandgap field effect transistors with source connected field plates |
| US9847411B2 (en) | 2013-06-09 | 2017-12-19 | Cree, Inc. | Recessed field plate transistor structures |
| US11791385B2 (en) | 2005-03-11 | 2023-10-17 | Wolfspeed, Inc. | Wide bandgap transistors with gate-source field plates |
-
1993
- 1993-12-20 JP JP34495793A patent/JP2658860B2/ja not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2658860B2 (ja) | 1997-09-30 |
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