JPH08191147A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH08191147A JPH08191147A JP296195A JP296195A JPH08191147A JP H08191147 A JPH08191147 A JP H08191147A JP 296195 A JP296195 A JP 296195A JP 296195 A JP296195 A JP 296195A JP H08191147 A JPH08191147 A JP H08191147A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- opening
- forming
- film
- wet etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Weting (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 工程数を増やすことなく、Ｔ字型のゲート電
極を容易に形成することができる。 【構成】 半導体層１上に第１の開口部を有するシリコ
ンナイトライドまたはシリコンオキシナイトライドから
なる第１の絶縁膜２が形成され、該第１の開口部４ａ上
に該第１の開口部幅よりも大きい幅の第２の開口部５を
有するように、該第１の絶縁膜２上に該第１の絶縁膜２
よりもウェットエッチングレートの速いシリコンナイト
ライドまたはシリコンオキシナイトライドからなる第２
の絶縁膜３が形成され、該第１、第２の開口部５内にＴ
字型の導電性膜６が形成されてなる。
極を容易に形成することができる。 【構成】 半導体層１上に第１の開口部を有するシリコ
ンナイトライドまたはシリコンオキシナイトライドから
なる第１の絶縁膜２が形成され、該第１の開口部４ａ上
に該第１の開口部幅よりも大きい幅の第２の開口部５を
有するように、該第１の絶縁膜２上に該第１の絶縁膜２
よりもウェットエッチングレートの速いシリコンナイト
ライドまたはシリコンオキシナイトライドからなる第２
の絶縁膜３が形成され、該第１、第２の開口部５内にＴ
字型の導電性膜６が形成されてなる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、詳しくは、電界効果トランジスタのＴ型
電極の形成技術に適用することができ、特に、工程数を
増やすことなく、Ｔ字型のゲート電極を容易に形成する
ことができる半導体装置及びその製造方法に関する。
造方法に係り、詳しくは、電界効果トランジスタのＴ型
電極の形成技術に適用することができ、特に、工程数を
増やすことなく、Ｔ字型のゲート電極を容易に形成する
ことができる半導体装置及びその製造方法に関する。
【０００２】近年、電界効果トランジスタの特性を向上
させるためには、ゲート長短縮によるイントリンシック
な特性を向上させなければならないほかに、例えばゲー
ト−ソース間の寄生抵抗、所謂ソース抵抗を低減させな
ければならない要求がある。このゲート長短縮によるイ
ントリンシックな特性の向上化とソース抵抗の低減化を
達成するための技術の一つとしては、ゲート電極形状を
Ｔ字型にして、このＴ字型にしたゲート電極の笠の部分
をマスクとしてイオン注入法等によってソース／ドレイ
ン領域を自己整合的に形成する、所謂セルフアライン技
術が注目されてきている。
させるためには、ゲート長短縮によるイントリンシック
な特性を向上させなければならないほかに、例えばゲー
ト−ソース間の寄生抵抗、所謂ソース抵抗を低減させな
ければならない要求がある。このゲート長短縮によるイ
ントリンシックな特性の向上化とソース抵抗の低減化を
達成するための技術の一つとしては、ゲート電極形状を
Ｔ字型にして、このＴ字型にしたゲート電極の笠の部分
をマスクとしてイオン注入法等によってソース／ドレイ
ン領域を自己整合的に形成する、所謂セルフアライン技
術が注目されてきている。
【０００３】通常、このＴ型ゲートの形成は、例えばま
ず、Ｔ字型の「１」の部分を形成し、その後、絶縁膜を
形成し、エッチバックによって頭出しをした後、Ｔ字型
の「−」となる金属を堆積して、パターニングとエッチ
ングによってＴ字型を完成させている。しかしながら、
このＴ型ゲートの形成方法では、工程数が非常に多く工
程が複雑であるという問題がある。そこで、工程数を減
らして工程を簡略化することができるＴ型ゲートの形成
技術が要求されている。
ず、Ｔ字型の「１」の部分を形成し、その後、絶縁膜を
形成し、エッチバックによって頭出しをした後、Ｔ字型
の「−」となる金属を堆積して、パターニングとエッチ
ングによってＴ字型を完成させている。しかしながら、
このＴ型ゲートの形成方法では、工程数が非常に多く工
程が複雑であるという問題がある。そこで、工程数を減
らして工程を簡略化することができるＴ型ゲートの形成
技術が要求されている。
【０００４】
【従来の技術】図８は従来の半導体装置の製造方法を示
す図である。従来では、まず、スパッッタ法等により基
板１００１上にＡｌ等の金属層１００２を形成し（図８
（ａ））、金属層１００２上にレジストを塗布した後、
塗布したレジストを露光及び現像等によりパターニング
してレジストマスク１００３を形成する（図８
（ｂ））。
す図である。従来では、まず、スパッッタ法等により基
板１００１上にＡｌ等の金属層１００２を形成し（図８
（ａ））、金属層１００２上にレジストを塗布した後、
塗布したレジストを露光及び現像等によりパターニング
してレジストマスク１００３を形成する（図８
（ｂ））。
【０００５】次に、レジストマスク１００３を用い、Ｒ
ＩＥ等により金属層１００２を選択的にエッチングした
後、レジストマスク１００３を除去する（図８
（ｃ））。次に、ＣＶＤ法等により金属層１００２を覆
うようにＳｉＯ2 等の絶縁層１００４を形成した後（図
８（ｄ））、ＲＩＥ等により絶縁層１００４をエッチバ
ックして金属層１００２表面を露出させる（図９
（ａ））。
ＩＥ等により金属層１００２を選択的にエッチングした
後、レジストマスク１００３を除去する（図８
（ｃ））。次に、ＣＶＤ法等により金属層１００２を覆
うようにＳｉＯ2 等の絶縁層１００４を形成した後（図
８（ｄ））、ＲＩＥ等により絶縁層１００４をエッチバ
ックして金属層１００２表面を露出させる（図９
（ａ））。
【０００６】次に、スパッタ法等により金属層１００２
及び絶縁層１００４上にＡｌ等の金属層１００５を形成
し（図９（ｂ））、金属層１００５上にレジストを塗布
し、塗布したレジストを露光、現像等によりパターニン
グして金属層１００２幅よりも大きい幅のレジストマス
ク１００６を形成する（図９（ｃ））。そして、レジス
トマスク１００６を用い、ＲＩＥ等により金属層１００
５を選択的にエッチングして金属層１００２上に金属層
１００２幅よりも大きい幅の金属層１００５を形成する
ことにより、金属層１００２、金属層１００５からなる
Ｔ字型のゲート電極１００７を形成した後、レジストマ
スク１００６を除去する（図９（ｄ））。
及び絶縁層１００４上にＡｌ等の金属層１００５を形成
し（図９（ｂ））、金属層１００５上にレジストを塗布
し、塗布したレジストを露光、現像等によりパターニン
グして金属層１００２幅よりも大きい幅のレジストマス
ク１００６を形成する（図９（ｃ））。そして、レジス
トマスク１００６を用い、ＲＩＥ等により金属層１００
５を選択的にエッチングして金属層１００２上に金属層
１００２幅よりも大きい幅の金属層１００５を形成する
ことにより、金属層１００２、金属層１００５からなる
Ｔ字型のゲート電極１００７を形成した後、レジストマ
スク１００６を除去する（図９（ｄ））。
【０００７】この従来では、ゲート電極１００７をＴ字
型にして構成しているため、レジストマスクを用いるこ
となく、このＴ字型にしたゲート電極１００７の笠の部
分をマスクとしてイオン注入法等によってソース／ドレ
イン領域をセルフアラインで形成することができるとい
う利点を有する。
型にして構成しているため、レジストマスクを用いるこ
となく、このＴ字型にしたゲート電極１００７の笠の部
分をマスクとしてイオン注入法等によってソース／ドレ
イン領域をセルフアラインで形成することができるとい
う利点を有する。
【０００８】
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体装置の製造方法では、２層の金属層１０
０２，１００５を別々に成膜、エッチング等を行うこと
により、Ｔ字型のゲート電極１００７を形成していたた
め、工程数が多く、工程が複雑で面倒であるという問題
があった。
た従来の半導体装置の製造方法では、２層の金属層１０
０２，１００５を別々に成膜、エッチング等を行うこと
により、Ｔ字型のゲート電極１００７を形成していたた
め、工程数が多く、工程が複雑で面倒であるという問題
があった。
【０００９】そこで、本発明は、工程数を増やすことな
く、Ｔ字型のゲート電極を容易に形成することができる
半導体装置及びその製造方法を提供することを目的とし
ている。
く、Ｔ字型のゲート電極を容易に形成することができる
半導体装置及びその製造方法を提供することを目的とし
ている。
【００１０】
【課題を解決するための手段】請求項１記載の発明は、
半導体層上に第１の開口部を有するシリコンナイトライ
ドまたはシリコンオキシナイトライドからなる第１の絶
縁膜が形成され、該第１の開口部上に該第１の開口部幅
よりも大きい幅の第２の開口部を有するように、該第１
の絶縁膜上に該第１の絶縁膜よりもウェットエッチング
レートの速いシリコンナイトライドまたはシリコンオキ
シナイトライドからなる第２の絶縁膜が形成され、該第
１、第２の開口部内にＴ字型の導電性膜が形成されてな
ることを特徴とするものである。
半導体層上に第１の開口部を有するシリコンナイトライ
ドまたはシリコンオキシナイトライドからなる第１の絶
縁膜が形成され、該第１の開口部上に該第１の開口部幅
よりも大きい幅の第２の開口部を有するように、該第１
の絶縁膜上に該第１の絶縁膜よりもウェットエッチング
レートの速いシリコンナイトライドまたはシリコンオキ
シナイトライドからなる第２の絶縁膜が形成され、該第
１、第２の開口部内にＴ字型の導電性膜が形成されてな
ることを特徴とするものである。
【００１１】請求項２記載の発明は、上記請求項１記載
の発明において、前記第１の絶縁膜は、前記第２の絶縁
膜中の水素含有量よりも少なくして形成されてなること
を特徴とするものである。請求項３記載の発明は、半導
体層上にシリコンナイトライドまたはシリコンオキシナ
イトライドからなる第１の絶縁膜を形成する工程と、次
いで、該第１の絶縁膜を熱処理することにより、熱処理
後の該第１の絶縁膜のウェットエッチングレートを熱処
理前の該第１の絶縁膜のウェットエッチングレートより
も遅くする工程と、次いで、該第１の絶縁膜上に該第１
の絶縁膜のウェットエッチングレートよりも速いシリコ
ンナイトライドまたはシリコンオキシナイトライドから
なる第２の絶縁膜を形成する工程と、次いで、該第２の
絶縁膜上に第１の開口部を有するマスクを形成する工程
と、次いで、該マスクを用い、該第１の開口部内の該第
２の絶縁膜及び該第１の絶縁膜をウェットエッチングす
ることにより、該第２の絶縁膜で幅が大きく、かつ該第
１の絶縁膜で幅が小さい第２の開口部を形成する工程
と、次いで、該第２の開口部内にＴ字型の導電性膜を形
成する工程とを含むことを特徴とするものである。
の発明において、前記第１の絶縁膜は、前記第２の絶縁
膜中の水素含有量よりも少なくして形成されてなること
を特徴とするものである。請求項３記載の発明は、半導
体層上にシリコンナイトライドまたはシリコンオキシナ
イトライドからなる第１の絶縁膜を形成する工程と、次
いで、該第１の絶縁膜を熱処理することにより、熱処理
後の該第１の絶縁膜のウェットエッチングレートを熱処
理前の該第１の絶縁膜のウェットエッチングレートより
も遅くする工程と、次いで、該第１の絶縁膜上に該第１
の絶縁膜のウェットエッチングレートよりも速いシリコ
ンナイトライドまたはシリコンオキシナイトライドから
なる第２の絶縁膜を形成する工程と、次いで、該第２の
絶縁膜上に第１の開口部を有するマスクを形成する工程
と、次いで、該マスクを用い、該第１の開口部内の該第
２の絶縁膜及び該第１の絶縁膜をウェットエッチングす
ることにより、該第２の絶縁膜で幅が大きく、かつ該第
１の絶縁膜で幅が小さい第２の開口部を形成する工程
と、次いで、該第２の開口部内にＴ字型の導電性膜を形
成する工程とを含むことを特徴とするものである。
【００１２】請求項４記載の発明は、半導体層上にシリ
コンナイトライドまたはシリコンオキシナイトライドか
らなる第１の絶縁膜を成膜する工程と、次いで、該第１
の絶縁膜のウェットエッチングレートよりも速くなるよ
うに該第１の絶縁膜の成膜条件とは異なる成膜条件によ
り、該第１の絶縁膜上に該第１の絶縁膜のウェットエッ
チングレートよりも速いシリコンナイトライドまたはシ
リコンオキシナイトライドからなる第２の絶縁膜を成膜
する工程と、次いで、該第２の絶縁膜上に第１の開口部
を有するマスクを形成する工程と、次いで、該マスクを
用い、該第１の開口部内の該第２の絶縁膜及び該第１の
絶縁膜をウェットエッチングすることにより、該第２の
絶縁膜で幅が大きく、かつ該第１の絶縁膜で幅が小さい
第２の開口部を形成する工程と、次いで、該第２の開口
部内にＴ字型の導電性膜を形成する工程とを含むことを
特徴とするものである。
コンナイトライドまたはシリコンオキシナイトライドか
らなる第１の絶縁膜を成膜する工程と、次いで、該第１
の絶縁膜のウェットエッチングレートよりも速くなるよ
うに該第１の絶縁膜の成膜条件とは異なる成膜条件によ
り、該第１の絶縁膜上に該第１の絶縁膜のウェットエッ
チングレートよりも速いシリコンナイトライドまたはシ
リコンオキシナイトライドからなる第２の絶縁膜を成膜
する工程と、次いで、該第２の絶縁膜上に第１の開口部
を有するマスクを形成する工程と、次いで、該マスクを
用い、該第１の開口部内の該第２の絶縁膜及び該第１の
絶縁膜をウェットエッチングすることにより、該第２の
絶縁膜で幅が大きく、かつ該第１の絶縁膜で幅が小さい
第２の開口部を形成する工程と、次いで、該第２の開口
部内にＴ字型の導電性膜を形成する工程とを含むことを
特徴とするものである。
【００１３】請求項５記載の発明は、上記請求項３，４
記載の発明において、前記第１、第２の絶縁膜の成膜方
法は、プラズマ化学気相堆積法であることを特徴とする
ものである。請求項６記載の発明は、上記請求項４記載
の発明において、前記第２の絶縁膜の成膜条件の変更
は、前記第２の絶縁膜中の水素含有量が前記第１の絶縁
膜中の水素含有量よりも多くなるように行うことを特徴
とするものである。
記載の発明において、前記第１、第２の絶縁膜の成膜方
法は、プラズマ化学気相堆積法であることを特徴とする
ものである。請求項６記載の発明は、上記請求項４記載
の発明において、前記第２の絶縁膜の成膜条件の変更
は、前記第２の絶縁膜中の水素含有量が前記第１の絶縁
膜中の水素含有量よりも多くなるように行うことを特徴
とするものである。
【００１４】請求項７記載の発明は、上記請求項３乃至
６記載の発明において、前記ウェットエッチングは、前
記マスクを用いて前記第２の絶縁膜及び前記第１の絶縁
膜を異方性エッチングした後に行うことを特徴とするも
のである。
６記載の発明において、前記ウェットエッチングは、前
記マスクを用いて前記第２の絶縁膜及び前記第１の絶縁
膜を異方性エッチングした後に行うことを特徴とするも
のである。
【００１５】
【作用】図１〜３は本発明の原理説明図である。プラズ
マＣＶＤ法によってＳｉＨ4 等から堆積したＳｉＯＮ膜
あるいはＳｉ3Ｎ4 膜には、膜中に大量の水素が含有さ
れている。これについては、例えば、“Ｔｈｉｎ Ｆｉ
ｌｍ Ｐｒｏｃｅｓｓｅｓ”Ａｃａｄｅｍｉｃ ｐｒｅ
ｓｓ １９７８，ｐ３４５，ｐ３５３で報告されてい
る。
マＣＶＤ法によってＳｉＨ4 等から堆積したＳｉＯＮ膜
あるいはＳｉ3Ｎ4 膜には、膜中に大量の水素が含有さ
れている。これについては、例えば、“Ｔｈｉｎ Ｆｉ
ｌｍ Ｐｒｏｃｅｓｓｅｓ”Ａｃａｄｅｍｉｃ ｐｒｅ
ｓｓ １９７８，ｐ３４５，ｐ３５３で報告されてい
る。
【００１６】膜のウェットエッチング速度は、この水素
含有量によって変化し、水素含有量が多い程ウェットエ
ッチング速度は速い。また、この水素は、成膜後に熱処
理を行うことによって膜中から除去することができる。
従って、熱処理によって膜のエッチング速度を低下させ
ることができる。図１はプラズマＣＶＤ法で形成したＳ
ｉＯＮ膜の熱処理の有無によるウェットエッチング速度
の変化を示す図である。図１に示すように、約６００
℃，１０分の熱処理を行うことによって、ウェットエッ
チング速度は、熱処理を行わない成膜直後のものと比較
して約半分に低下しているのが判る。これに対し、ドラ
イエッチングは、ウェットエッチングに較べて物理的に
エッチングが進むため、エッチング速度は、ほとんど変
化しない。
含有量によって変化し、水素含有量が多い程ウェットエ
ッチング速度は速い。また、この水素は、成膜後に熱処
理を行うことによって膜中から除去することができる。
従って、熱処理によって膜のエッチング速度を低下させ
ることができる。図１はプラズマＣＶＤ法で形成したＳ
ｉＯＮ膜の熱処理の有無によるウェットエッチング速度
の変化を示す図である。図１に示すように、約６００
℃，１０分の熱処理を行うことによって、ウェットエッ
チング速度は、熱処理を行わない成膜直後のものと比較
して約半分に低下しているのが判る。これに対し、ドラ
イエッチングは、ウェットエッチングに較べて物理的に
エッチングが進むため、エッチング速度は、ほとんど変
化しない。
【００１７】従って、例えば以下に述べる製造方法によ
って、ＳｉＯＮ絶縁膜に段差を形成することができる。
まず、プラズマＣＶＤ法等により基板１上にＳｉＯＮ絶
縁膜２を形成した後、絶縁膜２を熱処理することによ
り、絶縁膜２の水素含有量を低下させる（図２
（ａ））。その後、プラズマＣＶＤ法等により絶縁膜２
上にＳｉＯＮ絶縁膜３を形成し（図２（ｂ））、パター
ニングして開口部４ａを有するレジストマスク４を形成
する。
って、ＳｉＯＮ絶縁膜に段差を形成することができる。
まず、プラズマＣＶＤ法等により基板１上にＳｉＯＮ絶
縁膜２を形成した後、絶縁膜２を熱処理することによ
り、絶縁膜２の水素含有量を低下させる（図２
（ａ））。その後、プラズマＣＶＤ法等により絶縁膜２
上にＳｉＯＮ絶縁膜３を形成し（図２（ｂ））、パター
ニングして開口部４ａを有するレジストマスク４を形成
する。
【００１８】次に、レジストマスク４を用い、開口部４
ａ内のＳｉＯＮ絶縁膜３及びＳｉＯＮ絶縁膜２をドライ
エッチングによって異方性エッチングし（図２
（ｃ））、更にウェットエッチングによって等方性エッ
チングを行うと、先に述べたエッチング速度の違いによ
って、絶縁膜３，２中に段差が付いた開口部５を形成す
る（図３（ａ））。その後、真空蒸着法等により、開口
部５内の基板１上から段差部の絶縁膜２上にかけてＡｌ
等を堆積して、Ｔ字型のゲート電極６を形成した後、リ
フトオフ等によりレジストマスク４を除去する（図３
（ｂ））。
ａ内のＳｉＯＮ絶縁膜３及びＳｉＯＮ絶縁膜２をドライ
エッチングによって異方性エッチングし（図２
（ｃ））、更にウェットエッチングによって等方性エッ
チングを行うと、先に述べたエッチング速度の違いによ
って、絶縁膜３，２中に段差が付いた開口部５を形成す
る（図３（ａ））。その後、真空蒸着法等により、開口
部５内の基板１上から段差部の絶縁膜２上にかけてＡｌ
等を堆積して、Ｔ字型のゲート電極６を形成した後、リ
フトオフ等によりレジストマスク４を除去する（図３
（ｂ））。
【００１９】前述の如く、ＳｉＯＮ絶縁膜３，２のドラ
イエッチングによる異方性エッチング時では、熱処理し
ていないＳｉＯＮ絶縁膜３と熱処理を行ったＳｉＯＮ絶
縁膜２とでエッチング速度はほとんど変化しないため、
エッチング面は通常の場合と同様に段差を付けないで異
方性でエッチングされる。その後行うＳｉＯＮ絶縁膜
３，２のウェットエッチング時では、前述の如く、熱処
理したＳｉＯＮ絶縁膜２が熱処理を行っていないＳｉＯ
Ｎ絶縁膜３よりもエッチング速度が遅くなるため、Ｓｉ
ＯＮ絶縁膜３でサイドエッチングが大きく入り、ＳｉＯ
Ｎ絶縁膜３で幅が大きく、ＳｉＯＮ絶縁膜２で幅が小さ
い段差が付いた開口部５が形成される。
イエッチングによる異方性エッチング時では、熱処理し
ていないＳｉＯＮ絶縁膜３と熱処理を行ったＳｉＯＮ絶
縁膜２とでエッチング速度はほとんど変化しないため、
エッチング面は通常の場合と同様に段差を付けないで異
方性でエッチングされる。その後行うＳｉＯＮ絶縁膜
３，２のウェットエッチング時では、前述の如く、熱処
理したＳｉＯＮ絶縁膜２が熱処理を行っていないＳｉＯ
Ｎ絶縁膜３よりもエッチング速度が遅くなるため、Ｓｉ
ＯＮ絶縁膜３でサイドエッチングが大きく入り、ＳｉＯ
Ｎ絶縁膜３で幅が大きく、ＳｉＯＮ絶縁膜２で幅が小さ
い段差が付いた開口部５が形成される。
【００２０】このように、本発明では、成膜後の熱処理
を行ったＳｉＯＮ絶縁膜２と熱処理を行わない熱処理の
みのＳｉＯＮ絶縁膜３でウェットエッチング速度の違い
を生じさせることにより、ＳｉＯＮ絶縁膜３で幅が大き
く、ＳｉＯＮ絶縁膜２で幅が小さい段差が付いた開口部
５を形成することができる。このため、ウェットエッチ
ングでレジストマスク４を再度用いることにより、開口
部５内の基板１上から段差部の絶縁膜２上にかけてＡｌ
等を堆積するだけでＴ字型のゲート電極６を形成するこ
とができるので、従来の２層でＴ字型のゲート電極６を
形成する場合よりも、少ない工程数でＴ字型のゲート電
極６を容易に形成することができる。
を行ったＳｉＯＮ絶縁膜２と熱処理を行わない熱処理の
みのＳｉＯＮ絶縁膜３でウェットエッチング速度の違い
を生じさせることにより、ＳｉＯＮ絶縁膜３で幅が大き
く、ＳｉＯＮ絶縁膜２で幅が小さい段差が付いた開口部
５を形成することができる。このため、ウェットエッチ
ングでレジストマスク４を再度用いることにより、開口
部５内の基板１上から段差部の絶縁膜２上にかけてＡｌ
等を堆積するだけでＴ字型のゲート電極６を形成するこ
とができるので、従来の２層でＴ字型のゲート電極６を
形成する場合よりも、少ない工程数でＴ字型のゲート電
極６を容易に形成することができる。
【００２１】また、上記説明では、成膜後の熱処理によ
ってウェットエッチング速度の違いを生じさせたが、既
に述べたように、このエッチング速度の変化は、膜中の
水素含有量によるものであるから、例えば成膜温度等の
成膜条件によってこの水素含有量を変化させても同様の
効果を生じさせることができる。
ってウェットエッチング速度の違いを生じさせたが、既
に述べたように、このエッチング速度の変化は、膜中の
水素含有量によるものであるから、例えば成膜温度等の
成膜条件によってこの水素含有量を変化させても同様の
効果を生じさせることができる。
【００２２】
【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）図４，５は本発明に係る実施例１の半導体
装置の製造方法を示す図である。図４，５において、図
２，３と同符号は同一又は相当部分を示す。
する。 （実施例１）図４，５は本発明に係る実施例１の半導体
装置の製造方法を示す図である。図４，５において、図
２，３と同符号は同一又は相当部分を示す。
【００２３】本実施例では、まず、ＧａＡｓ基板１上に
ＳｉＯＮ絶縁膜２を２０００オングストローム程度でプ
ラズマＣＶＤ法等により堆積する（図４（ａ））。その
後、例えば６００℃，１０分程度ＳｉＯＮ絶縁膜２を熱
処理することにより、熱処理を行わない成膜後のＳｉＯ
Ｎ絶縁膜２よりもウェットエッチング速度を低下させる
（図４（ｂ））。ここでの熱処理は、例えばプラズマＣ
ＶＤ装置内で行ってもよいし、外部の加熱装置に入れ替
えて行ってもよい。
ＳｉＯＮ絶縁膜２を２０００オングストローム程度でプ
ラズマＣＶＤ法等により堆積する（図４（ａ））。その
後、例えば６００℃，１０分程度ＳｉＯＮ絶縁膜２を熱
処理することにより、熱処理を行わない成膜後のＳｉＯ
Ｎ絶縁膜２よりもウェットエッチング速度を低下させる
（図４（ｂ））。ここでの熱処理は、例えばプラズマＣ
ＶＤ装置内で行ってもよいし、外部の加熱装置に入れ替
えて行ってもよい。
【００２４】次に、再びプラズマＣＶＤ法等によりＳｉ
ＯＮ絶縁膜２上にＳｉＯＮ絶縁膜３を３０００オングス
トローム程度堆積する（図４（ｃ））。次いで、通常の
フォトリソグラフィー技術によって、ＳｉＯＮ絶縁膜３
上にレジストを塗布し、露光、現像等により、レジスト
をゲート電極形成領域に開口を形成するようにパターニ
ングして開口部４ａを有するレジストマスク４を形成す
る。
ＯＮ絶縁膜２上にＳｉＯＮ絶縁膜３を３０００オングス
トローム程度堆積する（図４（ｃ））。次いで、通常の
フォトリソグラフィー技術によって、ＳｉＯＮ絶縁膜３
上にレジストを塗布し、露光、現像等により、レジスト
をゲート電極形成領域に開口を形成するようにパターニ
ングして開口部４ａを有するレジストマスク４を形成す
る。
【００２５】次に、レジストマスク４を用い、ドライエ
ッチングによりＧａＡｓ基板１表面まで開口部４ａ内の
ＳｉＯＮ絶縁膜３及びＳｉＯＮ絶縁膜２を異方性エッチ
ングする（図５（ａ））。次いで、例えば緩衝フッ酸液
を用いてＳｉＯＮ絶縁膜３及びＳｉＯＮ絶縁膜２を等方
性エッチングし、ＳｉＯＮ絶縁膜３で幅が大きく、Ｓｉ
ＯＮ絶縁膜２で幅が小さい段差が付いた開口部５を形成
する（図５（ｂ））。
ッチングによりＧａＡｓ基板１表面まで開口部４ａ内の
ＳｉＯＮ絶縁膜３及びＳｉＯＮ絶縁膜２を異方性エッチ
ングする（図５（ａ））。次いで、例えば緩衝フッ酸液
を用いてＳｉＯＮ絶縁膜３及びＳｉＯＮ絶縁膜２を等方
性エッチングし、ＳｉＯＮ絶縁膜３で幅が大きく、Ｓｉ
ＯＮ絶縁膜２で幅が小さい段差が付いた開口部５を形成
する（図５（ｂ））。
【００２６】そして、通常の真空蒸着装置を用いて、開
口部５内の基板１上から段差部の絶縁膜２上にかけて例
えばＡｌを５０００オングストローム程度蒸着して、Ｔ
型のゲート電極６を形成した後、リフトオフ技術によ
り、レジストマスク４を除去することにより、不要部分
のＡｌを除去する（図５（ｃ））。このように、本実施
例では、成膜後の熱処理を行ったＳｉＯＮ絶縁膜２と熱
処理を行わない熱処理のみのＳｉＯＮ絶縁膜３でウェッ
トエッチング速度の違いを生じさせることにより、Ｓｉ
ＯＮ絶縁膜３で幅が大きく、ＳｉＯＮ絶縁膜２で幅が小
さい段差が付いた開口部５を形成することができる。
口部５内の基板１上から段差部の絶縁膜２上にかけて例
えばＡｌを５０００オングストローム程度蒸着して、Ｔ
型のゲート電極６を形成した後、リフトオフ技術によ
り、レジストマスク４を除去することにより、不要部分
のＡｌを除去する（図５（ｃ））。このように、本実施
例では、成膜後の熱処理を行ったＳｉＯＮ絶縁膜２と熱
処理を行わない熱処理のみのＳｉＯＮ絶縁膜３でウェッ
トエッチング速度の違いを生じさせることにより、Ｓｉ
ＯＮ絶縁膜３で幅が大きく、ＳｉＯＮ絶縁膜２で幅が小
さい段差が付いた開口部５を形成することができる。
【００２７】このため、ウェットエッチングでレジスト
マスク４を再度用いることにより、開口部５内の基板１
上から段差部の絶縁膜２上にかけてＡｌ等を堆積するだ
けでＴ字型のゲート電極６を形成することができるの
で、従来の２層でＴ字型のゲート電極６を形成する場合
よりも、少ない工程数でＴ字型のゲート電極６を容易に
形成することができる。 （実施例２）図６，７は本発明に係る実施例２の半導体
装置の製造方法を示す図である。図６，７において、図
２〜５と同一符号は同一又は相当部分を示す。
マスク４を再度用いることにより、開口部５内の基板１
上から段差部の絶縁膜２上にかけてＡｌ等を堆積するだ
けでＴ字型のゲート電極６を形成することができるの
で、従来の２層でＴ字型のゲート電極６を形成する場合
よりも、少ない工程数でＴ字型のゲート電極６を容易に
形成することができる。 （実施例２）図６，７は本発明に係る実施例２の半導体
装置の製造方法を示す図である。図６，７において、図
２〜５と同一符号は同一又は相当部分を示す。
【００２８】本実施例では、まず、ＧａＡｓ基板１上に
ＳｉＯＮ絶縁膜２を２０００オングストローム程度でプ
ラズマＣＶＤ法等により堆積する（図６（ａ））。その
後、ＳｉＯＮ絶縁膜２のプラズマＣＶＤ成膜時の例えば
ＳｉＨ4 流量を増加させて膜中の水素含有量を増加させ
たＳｉＯＮ絶縁膜３をＳｉＯＮ絶縁膜２上に３０００オ
ングストローム程度堆積する。次いで、通常のフォトリ
ソグラフィー技術によって、ＳｉＯＮ絶縁膜３上にレジ
ストを塗布し、露光、現像等により、レジストをゲート
電極形成領域に開口を形成するようにパターニングして
開口部４ａを有するレジストマスク４を形成する（図６
（ｂ））。
ＳｉＯＮ絶縁膜２を２０００オングストローム程度でプ
ラズマＣＶＤ法等により堆積する（図６（ａ））。その
後、ＳｉＯＮ絶縁膜２のプラズマＣＶＤ成膜時の例えば
ＳｉＨ4 流量を増加させて膜中の水素含有量を増加させ
たＳｉＯＮ絶縁膜３をＳｉＯＮ絶縁膜２上に３０００オ
ングストローム程度堆積する。次いで、通常のフォトリ
ソグラフィー技術によって、ＳｉＯＮ絶縁膜３上にレジ
ストを塗布し、露光、現像等により、レジストをゲート
電極形成領域に開口を形成するようにパターニングして
開口部４ａを有するレジストマスク４を形成する（図６
（ｂ））。
【００２９】次に、レジストマスク４を用い、ドライエ
ッチングによりＧａＡｓ基板１表面まで開口部４ａ内の
ＳｉＯＮ絶縁膜３及びＳｉＯＮ絶縁膜２を異方性エッチ
ングする（図６（ｃ））。次いで、例えば緩衝フッ酸液
を用いてＳｉＯＮ絶縁膜３及びＳｉＯＮ絶縁膜２を等方
性エッチングし、ＳｉＯＮ絶縁膜３で幅が大きく、Ｓｉ
ＯＮ絶縁膜２で幅が小さい段差が付いた開口部５を形成
する（図７（ａ））。
ッチングによりＧａＡｓ基板１表面まで開口部４ａ内の
ＳｉＯＮ絶縁膜３及びＳｉＯＮ絶縁膜２を異方性エッチ
ングする（図６（ｃ））。次いで、例えば緩衝フッ酸液
を用いてＳｉＯＮ絶縁膜３及びＳｉＯＮ絶縁膜２を等方
性エッチングし、ＳｉＯＮ絶縁膜３で幅が大きく、Ｓｉ
ＯＮ絶縁膜２で幅が小さい段差が付いた開口部５を形成
する（図７（ａ））。
【００３０】そして、通常の真空蒸着装置を用いて、開
口部５内の基板１上から段差部の絶縁膜２上にかけて例
えばＡｌを５０００オングストローム程度蒸着してＴ型
のゲート電極６を形成した後、リフトオフ技術により、
レジストマスク４を除去することにより、不要部分のＡ
ｌを除去する（図７（ｂ））。このように、本実施例で
は、基板１上にＳｉＯＮ絶縁膜２を成膜した後、ＳｉＯ
Ｎ絶縁膜２上に、ＳｉＯＮ絶縁膜２の膜中の水素含有量
が多くなるようにＳｉＯＮ絶縁膜２の成膜時のＳｉＨ4
流量よりも多くすることにより、ＳｉＯ2 絶縁膜２より
も水素含有量の多いＳｉＯＮ絶縁膜３を形成している。
このため、ＳｉＯＮ絶縁膜２とＳｉＯＮ絶縁膜３を成膜
する時の成膜条件を変化させることでＳｉＯＮ絶縁膜２
とＳｉＯＮ絶縁膜３とでウェットエッチング速度の違い
を生じさせることができるので、ＳｉＯＮ絶縁膜３で幅
が大きく、ＳｉＯＮ絶縁膜２で幅が小さい段差が付いた
開口部５を形成することができる。
口部５内の基板１上から段差部の絶縁膜２上にかけて例
えばＡｌを５０００オングストローム程度蒸着してＴ型
のゲート電極６を形成した後、リフトオフ技術により、
レジストマスク４を除去することにより、不要部分のＡ
ｌを除去する（図７（ｂ））。このように、本実施例で
は、基板１上にＳｉＯＮ絶縁膜２を成膜した後、ＳｉＯ
Ｎ絶縁膜２上に、ＳｉＯＮ絶縁膜２の膜中の水素含有量
が多くなるようにＳｉＯＮ絶縁膜２の成膜時のＳｉＨ4
流量よりも多くすることにより、ＳｉＯ2 絶縁膜２より
も水素含有量の多いＳｉＯＮ絶縁膜３を形成している。
このため、ＳｉＯＮ絶縁膜２とＳｉＯＮ絶縁膜３を成膜
する時の成膜条件を変化させることでＳｉＯＮ絶縁膜２
とＳｉＯＮ絶縁膜３とでウェットエッチング速度の違い
を生じさせることができるので、ＳｉＯＮ絶縁膜３で幅
が大きく、ＳｉＯＮ絶縁膜２で幅が小さい段差が付いた
開口部５を形成することができる。
【００３１】このため、ウェットエッチングでレジスト
マスク４を再度用いることにより、開口部５内の基板１
上から段差部の絶縁膜２上にかけてＡｌ等を堆積するだ
けでＴ字型のゲート電極６を形成することができるの
で、従来の２層でＴ字型のゲート電極６を形成する場合
よりも、少ない工程数でＴ字型のゲート電極６を容易に
形成することができる。
マスク４を再度用いることにより、開口部５内の基板１
上から段差部の絶縁膜２上にかけてＡｌ等を堆積するだ
けでＴ字型のゲート電極６を形成することができるの
で、従来の２層でＴ字型のゲート電極６を形成する場合
よりも、少ない工程数でＴ字型のゲート電極６を容易に
形成することができる。
【００３２】なお、上記実施例２では、ＳｉＯＮ絶縁膜
３中の水素含有量をＳｉＯＮ絶縁膜２よりも多くするた
めに、プラズマＣＶＤ成膜時のＳｉＨ4 流量をＳｉＯＮ
絶縁膜２を成膜する時よりも多くして行ったが、本発明
はこれのみに限定されるものではなく、例えばＳｉＯＮ
絶縁膜３を成膜する時の成膜温度をＳｉＯＮ絶縁膜２を
成膜する時よりも低温にして行ってもよい。
３中の水素含有量をＳｉＯＮ絶縁膜２よりも多くするた
めに、プラズマＣＶＤ成膜時のＳｉＨ4 流量をＳｉＯＮ
絶縁膜２を成膜する時よりも多くして行ったが、本発明
はこれのみに限定されるものではなく、例えばＳｉＯＮ
絶縁膜３を成膜する時の成膜温度をＳｉＯＮ絶縁膜２を
成膜する時よりも低温にして行ってもよい。
【００３３】上記各実施例では、絶縁膜２，３をＳｉＯ
Ｎで構成する場合について説明したが、本発明はこれの
みに限定されるものではなく、Ｓｉ3 Ｎ4 膜でもＳｉＯ
Ｎ膜と同様の原理で膜質が変化するので、絶縁膜２，３
をＳｉ3 Ｎ4 で構成する場合についても適用することが
でき、この場合も、上記各実施例と同様の効果を得るこ
とができる。
Ｎで構成する場合について説明したが、本発明はこれの
みに限定されるものではなく、Ｓｉ3 Ｎ4 膜でもＳｉＯ
Ｎ膜と同様の原理で膜質が変化するので、絶縁膜２，３
をＳｉ3 Ｎ4 で構成する場合についても適用することが
でき、この場合も、上記各実施例と同様の効果を得るこ
とができる。
【００３４】また、絶縁膜２，３の成膜方法は、絶縁膜
２，３の膜中に効率良く水素を含有させることができる
上記各実施例の如く、プラズマＣＶＤ法で行うことが好
ましいが、絶縁膜２，３の膜中に水素を含有せしめる成
膜法であれば、プラズマＣＶＤ法に限定されず、他の成
膜方法で行ってもよい。また、ゲート電極６の形成は、
上記各実施例で取り上げたリフトオフ法以外の、例えば
エッチバック等を行うことによって形成してもよいこと
は言うまでもない。
２，３の膜中に効率良く水素を含有させることができる
上記各実施例の如く、プラズマＣＶＤ法で行うことが好
ましいが、絶縁膜２，３の膜中に水素を含有せしめる成
膜法であれば、プラズマＣＶＤ法に限定されず、他の成
膜方法で行ってもよい。また、ゲート電極６の形成は、
上記各実施例で取り上げたリフトオフ法以外の、例えば
エッチバック等を行うことによって形成してもよいこと
は言うまでもない。
【００３５】
【発明の効果】本発明によれば、工程数を増やすことな
く、Ｔ字型のゲート電極を容易に形成することができる
という効果がある。
く、Ｔ字型のゲート電極を容易に形成することができる
という効果がある。
【図１】本発明の原理説明図である。
【図２】本発明の原理説明図である。
【図３】本発明の原理説明図である。
【図４】本発明に係る実施例１の半導体装置の製造方法
を示す図である。
を示す図である。
【図５】本発明に係る実施例１の半導体装置の製造方法
を示す図である。
を示す図である。
【図６】本発明に係る実施例２の半導体装置の製造方法
を示す図である。
を示す図である。
【図７】本発明に係る実施例２の半導体装置の製造方法
を示す図である。
を示す図である。
【図８】従来の半導体装置の製造方法を示す図である。
【図９】従来の半導体装置の製造方法を示す図である。
【符号の説明】 １ 基板 ２，３ 絶縁膜 ４ レジストマスク ４ａ，５ 開口部 ６ ゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/318 Ｍ
Claims (7)
- 【請求項１】半導体層（１）上に第１の開口部を有する
シリコンナイトライドまたはシリコンオキシナイトライ
ドからなる第１の絶縁膜（２）が形成され、該第１の開
口部上に該第１の開口部幅よりも大きい幅の第２の開口
部を有するように、該第１の絶縁膜（２）上に該第１の
絶縁膜（２）よりもウェットエッチングレートの速いシ
リコンナイトライドまたはシリコンオキシナイトライド
からなる第２の絶縁膜（３）が形成され、該第１、第２
の開口部（５）内にＴ字型の導電性膜（６）が形成され
てなることを特徴とする半導体装置。 - 【請求項２】前記第１の絶縁膜（２）は、前記第２の絶
縁膜（３）中の水素含有量よりも少なくして形成されて
なることを特徴とする請求項１記載の半導体装置。 - 【請求項３】半導体層（１）上にシリコンナイトライド
またはシリコンオキシナイトライドからなる第１の絶縁
膜（２）を形成する工程と、次いで、該第１の絶縁膜
（２）を熱処理することにより、熱処理後の該第１の絶
縁膜（２）のウェットエッチングレートを熱処理前の該
第１の絶縁膜（２）のウェットエッチングレートよりも
遅くする工程と、次いで、該第１の絶縁膜（２）上に該
第１の絶縁膜（２）のウェットエッチングレートよりも
速いシリコンナイトライドまたはシリコンオキシナイト
ライドからなる第２の絶縁膜（３）を形成する工程と、
次いで、該第２の絶縁膜（３）上に第１の開口部（４
ａ）を有するマスク（４）を形成する工程と、次いで、
該マスク（４）を用い、該第１の開口部（４ａ）内の該
第２の絶縁膜（３）及び該第１の絶縁膜（２）をウェッ
トエッチングすることにより、該第２の絶縁膜（３）で
幅が大きく、かつ該第１の絶縁膜（２）で幅が小さい第
２の開口部（５）を形成する工程と、次いで、該第２の
開口部（５）内にＴ字型の導電性膜（６）を形成する工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項４】半導体層（１）上にシリコンナイトライド
またはシリコンオキシナイトライドからなる第１の絶縁
膜（２）を成膜する工程と、次いで、該第１の絶縁膜
（２）のウェットエッチングレートよりも速くなるよう
に該第１の絶縁膜（２）の成膜条件とは異なる成膜条件
により、該第１の絶縁膜（２）上に該第１の絶縁膜
（２）のウェットエッチングレートよりも速いシリコン
ナイトライドまたはシリコンオキシナイトライドからな
る第２の絶縁膜（３）を成膜する工程と、次いで、該第
２の絶縁膜（３）上に第１の開口部（４ａ）を有するマ
スク（４）を形成する工程と、次いで、該マスク（４）
を用い、該第１の開口部（４ａ）内の該第２の絶縁膜
（３）及び該第１の絶縁膜（２）をウェットエッチング
することにより、該第２の絶縁膜（３）で幅が大きく、
かつ該第１の絶縁膜（２）で幅が小さい第２の開口部
（５）を形成する工程と、次いで、該第２の開口部
（５）内にＴ字型の導電性膜（６）を形成する工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項５】前記第１、第２の絶縁膜（２，３）の成膜
方法は、プラズマ化学気相堆積法であることを特徴とす
る請求項３，４記載の半導体装置の製造方法。 - 【請求項６】前記第２の絶縁膜（３）の成膜条件の変更
は、前記第２の絶縁膜（３）中の水素含有量が前記第１
の絶縁膜（２）中の水素含有量よりも多くなるように行
うことを特徴とする請求項４記載の半導体装置の製造方
法。 - 【請求項７】前記ウェットエッチングは、前記マスク
（４）を用いて前記第２の絶縁膜（３）及び前記第１の
絶縁膜（２）を異方性エッチングした後に行うことを特
徴とする請求項３乃至６記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP296195A JPH08191147A (ja) | 1995-01-12 | 1995-01-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP296195A JPH08191147A (ja) | 1995-01-12 | 1995-01-12 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08191147A true JPH08191147A (ja) | 1996-07-23 |
Family
ID=11543971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP296195A Withdrawn JPH08191147A (ja) | 1995-01-12 | 1995-01-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08191147A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL1004810C2 (nl) * | 1996-12-04 | 1998-06-19 | United Microelectronics Corp | Verbeterde salicidewerkwijzetechnologie. |
| FR2758210A1 (fr) * | 1996-10-16 | 1998-07-10 | United Microelectronics Corp | Technologie de fabrication de saliciure amelioree |
| KR100591017B1 (ko) * | 2003-10-20 | 2006-06-22 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
| JP2006351890A (ja) * | 2005-06-17 | 2006-12-28 | Oki Electric Ind Co Ltd | 素子分離構造部の製造方法 |
| JP2008306027A (ja) * | 2007-06-08 | 2008-12-18 | Eudyna Devices Inc | 半導体装置の製造方法 |
| JP2017216280A (ja) * | 2016-05-30 | 2017-12-07 | 豊田合成株式会社 | Ｉｉｉ 族窒化物半導体発光素子とその製造方法 |
-
1995
- 1995-01-12 JP JP296195A patent/JPH08191147A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2758210A1 (fr) * | 1996-10-16 | 1998-07-10 | United Microelectronics Corp | Technologie de fabrication de saliciure amelioree |
| NL1004810C2 (nl) * | 1996-12-04 | 1998-06-19 | United Microelectronics Corp | Verbeterde salicidewerkwijzetechnologie. |
| KR100591017B1 (ko) * | 2003-10-20 | 2006-06-22 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
| JP2006351890A (ja) * | 2005-06-17 | 2006-12-28 | Oki Electric Ind Co Ltd | 素子分離構造部の製造方法 |
| JP2008306027A (ja) * | 2007-06-08 | 2008-12-18 | Eudyna Devices Inc | 半導体装置の製造方法 |
| JP2017216280A (ja) * | 2016-05-30 | 2017-12-07 | 豊田合成株式会社 | Ｉｉｉ 族窒化物半導体発光素子とその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5488246A (en) | Semiconductor device and method of manufacturing the same | |
| KR20010032448A (ko) | 전계 효과 트랜지스터를 갖는 반도체 장치 제조 방법 | |
| US6121123A (en) | Gate pattern formation using a BARC as a hardmask | |
| JP2673109B2 (ja) | 自己整列型のｔ−ゲートガリウム砒素の金属半導体の電界効果トランジスタの製造方法 | |
| JP2553699B2 (ja) | 半導体装置の製造方法 | |
| JPH08191147A (ja) | 半導体装置及びその製造方法 | |
| JPH09148269A (ja) | Ｔ型ゲート電極の重畳方法およびｔ型低抵抗金属の重畳方法 | |
| JPH07176544A (ja) | 半導体装置およびその製造方法 | |
| US7385249B2 (en) | Transistor structure and integrated circuit | |
| KR100214534B1 (ko) | 반도체소자의 소자격리구조 형성방법 | |
| JP2606592B2 (ja) | 電界効果型トランジスタのゲート電極及びその製造方法 | |
| JPH08306797A (ja) | 半導体装置の製造方法 | |
| JP2550495B2 (ja) | 半導体装置の製造方法 | |
| JP3644977B2 (ja) | 多結晶シリコン薄膜トランジスタの製造方法 | |
| JP3158591B2 (ja) | 化合物半導体ｍｅｓｆｅｔにおけるｌｄｄ構造の形成方法 | |
| JP2658884B2 (ja) | 半導体装置の製造方法 | |
| JPH0845962A (ja) | 半導体装置の製造方法 | |
| KR100249150B1 (ko) | 필드산화막 형성방법 | |
| JPH0358433A (ja) | 電界効果トランジスタの製造方法 | |
| JPS60110163A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPH11233527A (ja) | 半導体装置及びその製造方法 | |
| JPH08288308A (ja) | 電界効果トランジスタの製造方法 | |
| JPH056903A (ja) | 半導体装置の製造方法 | |
| JPH04258139A (ja) | 半導体装置の製造方法 | |
| JPH0458538A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020402 |