JP3158591B2 - 化合物半導体ｍｅｓｆｅｔにおけるｌｄｄ構造の形成方法 - Google Patents
化合物半導体ｍｅｓｆｅｔにおけるｌｄｄ構造の形成方法Info
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- JP3158591B2 JP3158591B2 JP00378792A JP378792A JP3158591B2 JP 3158591 B2 JP3158591 B2 JP 3158591B2 JP 00378792 A JP00378792 A JP 00378792A JP 378792 A JP378792 A JP 378792A JP 3158591 B2 JP3158591 B2 JP 3158591B2
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Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体ＭＥＳＦ
ＥＴ（MEtal Semiconductor FET）におけるＬＤＤ構造
の形成方法に関する。
ＥＴ（MEtal Semiconductor FET）におけるＬＤＤ構造
の形成方法に関する。
【０００２】
【従来の技術】従来から、化合物半導体ＭＥＳＦＥＴに
おいては、ＦＥＴ特性の向上を図るべく、ＬＤＤ（Ligh
tly Doped Drain-source）やｎ′などと呼ばれる構造が
採用されている。すなわち、このＬＤＤ構造は、図６で
示すように、ＦＥＴを構成するゲート電極３０下のチャ
ネル領域と、ゲート電極３０を挟んで対向配置されたオ
ーミック電極３１下のソース及びドレイン領域のそれぞ
れ内に形成された高濃度不純物領域（ｎ+ 領域）３２と
の間に、両者の中間的な不純物濃度を有する低濃度不純
物領域（ｎ′領域）３３を形成してなる構造である。な
お、図６中の符号３４は半絶縁性化合物半導体基板であ
り、３５は動作層（活性層）である。
おいては、ＦＥＴ特性の向上を図るべく、ＬＤＤ（Ligh
tly Doped Drain-source）やｎ′などと呼ばれる構造が
採用されている。すなわち、このＬＤＤ構造は、図６で
示すように、ＦＥＴを構成するゲート電極３０下のチャ
ネル領域と、ゲート電極３０を挟んで対向配置されたオ
ーミック電極３１下のソース及びドレイン領域のそれぞ
れ内に形成された高濃度不純物領域（ｎ+ 領域）３２と
の間に、両者の中間的な不純物濃度を有する低濃度不純
物領域（ｎ′領域）３３を形成してなる構造である。な
お、図６中の符号３４は半絶縁性化合物半導体基板であ
り、３５は動作層（活性層）である。
【０００３】ところで、このようなＬＤＤ構造を形成す
るに際しては、いわゆるサイドウォールを利用するのが
一般的となっている。すなわち、この形成方法において
は、まず、図７（ａ）で示すように、半絶縁性化合物半
導体基板３４におけるＦＥＴのチャネル領域上に予めＷ
Ｓｉなどの耐熱性金属からなるゲート電極３０を形成
し、かつ、このゲート電極３０の側部にＳｉＯ2 などの
絶縁膜からなるサイドウォール３６を形成した後、ゲー
ト電極３０及びサイドウォール３６をマスクとするイオ
ン注入を行ってソース及びドレイン領域のそれぞれ内に
ｎ+ 領域３２を形成する。さらに、引き続いて、図７
（ｂ）で示すように、サイドウォール３６を除去したう
えでゲート電極３０をマスクとするイオン注入を再び行
ってｎ′領域３３を形成した後、ソース及びドレイン領
域上にオーミック電極３１を形成することが行われてい
る。
るに際しては、いわゆるサイドウォールを利用するのが
一般的となっている。すなわち、この形成方法において
は、まず、図７（ａ）で示すように、半絶縁性化合物半
導体基板３４におけるＦＥＴのチャネル領域上に予めＷ
Ｓｉなどの耐熱性金属からなるゲート電極３０を形成
し、かつ、このゲート電極３０の側部にＳｉＯ2 などの
絶縁膜からなるサイドウォール３６を形成した後、ゲー
ト電極３０及びサイドウォール３６をマスクとするイオ
ン注入を行ってソース及びドレイン領域のそれぞれ内に
ｎ+ 領域３２を形成する。さらに、引き続いて、図７
（ｂ）で示すように、サイドウォール３６を除去したう
えでゲート電極３０をマスクとするイオン注入を再び行
ってｎ′領域３３を形成した後、ソース及びドレイン領
域上にオーミック電極３１を形成することが行われてい
る。
【０００４】
【発明が解決しようとする課題】ところで、前記従来の
ＬＤＤ構造の形成方法においては、フォトリソグラフ
ィーの制限から短ゲート長化が難しく、また、ゲート電
極３０として耐熱性金属を使用することからゲート抵抗
が大きくなってしまう、サイドウォール３６の厚みを
厚くするのが困難であるため、ゲート電極３０とｎ′領
域３３との間の距離、すなわち、ｎ′領域３３の寸法設
定の自由度が小さくなる、というような不都合が生じる
ことになっていた。
ＬＤＤ構造の形成方法においては、フォトリソグラフ
ィーの制限から短ゲート長化が難しく、また、ゲート電
極３０として耐熱性金属を使用することからゲート抵抗
が大きくなってしまう、サイドウォール３６の厚みを
厚くするのが困難であるため、ゲート電極３０とｎ′領
域３３との間の距離、すなわち、ｎ′領域３３の寸法設
定の自由度が小さくなる、というような不都合が生じる
ことになっていた。
【０００５】本発明は、これらの不都合を解消すべく創
案されたものであって、ソース抵抗（Ｒｓ）の低減や短
ゲート長化を図ることができ、相互コンダクタンス（ｇ
ｍ）の増大及び低雑音化を実現することが可能なＬＤＤ
構造の形成方法を提供することを目的としている。
案されたものであって、ソース抵抗（Ｒｓ）の低減や短
ゲート長化を図ることができ、相互コンダクタンス（ｇ
ｍ）の増大及び低雑音化を実現することが可能なＬＤＤ
構造の形成方法を提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明にかかるＬＤＤ構
造の形成方法は、このような目的を達成するために、組
成比の異なる同一種の絶縁膜を積み重ねて成膜する工程
と、これらの絶縁膜をエッチングしてなる断面Ｔ字形の
ダミーゲートをチャネル領域上に形成する工程と、この
ダミーゲートをマスクとしてイオン注入することによ
り、チャネル領域を挟んで対向するソース及びドレイン
領域のそれぞれ内に、高濃度不純物領域と低濃度不純物
領域とを同時に形成する工程とを含むことを特徴とする
ものである。
造の形成方法は、このような目的を達成するために、組
成比の異なる同一種の絶縁膜を積み重ねて成膜する工程
と、これらの絶縁膜をエッチングしてなる断面Ｔ字形の
ダミーゲートをチャネル領域上に形成する工程と、この
ダミーゲートをマスクとしてイオン注入することによ
り、チャネル領域を挟んで対向するソース及びドレイン
領域のそれぞれ内に、高濃度不純物領域と低濃度不純物
領域とを同時に形成する工程とを含むことを特徴とする
ものである。
【０００７】
【実施例】以下、本発明方法の実施例を図面に基づいて
説明する。なお、以下の説明においては、化合物半導体
ＭＥＳＦＥＴがＧａＡｓＭＥＳＦＥＴであるものとして
いるが、これに限定されないのは勿論である。
説明する。なお、以下の説明においては、化合物半導体
ＭＥＳＦＥＴがＧａＡｓＭＥＳＦＥＴであるものとして
いるが、これに限定されないのは勿論である。
【０００８】第１実施例 図１ないし図３は本発明の第１実施例にかかるＬＤＤ構
造の形成方法を手順に従って示す工程断面図であり、図
１は本形成方法における前段の工程群、図２は中段の工
程群、図３は後段の工程群をそれぞれ示している。
造の形成方法を手順に従って示す工程断面図であり、図
１は本形成方法における前段の工程群、図２は中段の工
程群、図３は後段の工程群をそれぞれ示している。
【０００９】まず、第１図（ａ）で示すように、半絶縁
性ＧａＡｓ基板１上にフォトレジスト層２を形成してパ
ターニングを行った後、残したフォトレジスト層２をマ
スクとした選択的なイオン注入を行うことによってＦＥ
Ｔ領域内の全面にわたるｎ型の動作層３を形成する。そ
して、フォトレジスト層２を除去した後、図１（ｂ）で
示すように、窒化珪素（ＳｉＮx）などからなる第１及
び第２の絶縁膜４，５をＰＥ−ＣＶＤ法などによって連
続的に成膜して半絶縁性ＧａＡｓ基板１の表面上に堆積
させる。なお、この成膜時における設定条件を適宜調整
することにより、下側に位置する第１の絶縁膜４のエッ
チングレートに比べて、上側に位置する第２の絶縁膜５
のエッチングレートの方が遅くなるようにしておく。
性ＧａＡｓ基板１上にフォトレジスト層２を形成してパ
ターニングを行った後、残したフォトレジスト層２をマ
スクとした選択的なイオン注入を行うことによってＦＥ
Ｔ領域内の全面にわたるｎ型の動作層３を形成する。そ
して、フォトレジスト層２を除去した後、図１（ｂ）で
示すように、窒化珪素（ＳｉＮx）などからなる第１及
び第２の絶縁膜４，５をＰＥ−ＣＶＤ法などによって連
続的に成膜して半絶縁性ＧａＡｓ基板１の表面上に堆積
させる。なお、この成膜時における設定条件を適宜調整
することにより、下側に位置する第１の絶縁膜４のエッ
チングレートに比べて、上側に位置する第２の絶縁膜５
のエッチングレートの方が遅くなるようにしておく。
【００１０】次に、この第２の絶縁膜５上にフォトレジ
スト層６を形成してパターニングを行った後、図１
（ｃ）で示すように、ＦＥＴのチャネル領域と対応する
部位に残したフォトレジスト層６をマスクとするＲＩＥ
（反応性イオンエッチング）によって第１及び第２の絶
縁膜４，５の不要部分を異方的に除去し、さらに、フォ
トレジスト層６を除去する。
スト層６を形成してパターニングを行った後、図１
（ｃ）で示すように、ＦＥＴのチャネル領域と対応する
部位に残したフォトレジスト層６をマスクとするＲＩＥ
（反応性イオンエッチング）によって第１及び第２の絶
縁膜４，５の不要部分を異方的に除去し、さらに、フォ
トレジスト層６を除去する。
【００１１】さらに、図１（ｄ）で示すように、半絶縁
性ＧａＡｓ基板１上を新たに覆うフォトレジスト層７を
形成してパターニングを行った後、ＲＩＥによって第１
の絶縁膜４のみを等方的に除去することによってダミー
ゲート８、すなわち、組成比の互いに異なる同一種の絶
縁膜４，５が積み重ねられてなる断面Ｔ字形のダミーゲ
ート８を形成する。なお、このダミーゲート８は、第１
の絶縁膜４のエッチングレートの方が第２の絶縁膜５よ
りも早いことに基づいて形成されるのであり、上側に位
置する第２の絶縁膜５がその下側に位置して細幅となっ
た第１の絶縁膜４の両側部上にまで張り出すことによっ
て断面Ｔ字形となる。そして、この第１の絶縁膜４の幅
寸法に基づいて、後述するｎ′領域同士間の距離が定ま
ることになる。
性ＧａＡｓ基板１上を新たに覆うフォトレジスト層７を
形成してパターニングを行った後、ＲＩＥによって第１
の絶縁膜４のみを等方的に除去することによってダミー
ゲート８、すなわち、組成比の互いに異なる同一種の絶
縁膜４，５が積み重ねられてなる断面Ｔ字形のダミーゲ
ート８を形成する。なお、このダミーゲート８は、第１
の絶縁膜４のエッチングレートの方が第２の絶縁膜５よ
りも早いことに基づいて形成されるのであり、上側に位
置する第２の絶縁膜５がその下側に位置して細幅となっ
た第１の絶縁膜４の両側部上にまで張り出すことによっ
て断面Ｔ字形となる。そして、この第１の絶縁膜４の幅
寸法に基づいて、後述するｎ′領域同士間の距離が定ま
ることになる。
【００１２】その後、このフォトレジスト層７とダミー
ゲート８とをマスクとしてイオン注入を行う。すると、
ＦＥＴのチャネル領域を挟んで対向するソース及びドレ
イン領域のそれぞれ内には、高濃度不純物領域（ｎ+ 領
域）９及び低濃度不純物領域（ｎ′領域）１０が同時か
つ自己整合的に形成される。そして、このときのｎ′領
域１０それぞれにおける不純物濃度及び注入深さは、イ
オン注入時の設定条件と、マスクとなるダミーゲート８
の上側に位置する第２の絶縁膜５の有する厚みとによっ
て調整されることになる。
ゲート８とをマスクとしてイオン注入を行う。すると、
ＦＥＴのチャネル領域を挟んで対向するソース及びドレ
イン領域のそれぞれ内には、高濃度不純物領域（ｎ+ 領
域）９及び低濃度不純物領域（ｎ′領域）１０が同時か
つ自己整合的に形成される。そして、このときのｎ′領
域１０それぞれにおける不純物濃度及び注入深さは、イ
オン注入時の設定条件と、マスクとなるダミーゲート８
の上側に位置する第２の絶縁膜５の有する厚みとによっ
て調整されることになる。
【００１３】引き続いてフォトレジスト層７を除去した
後、図２（ａ）で示すように、ＲＩＥによる等方性エッ
チングをすすめてダミーゲート８の下側に位置する絶縁
膜４とｎ′領域１０との間隔を調整する。そして、図２
（ｂ）で示すように、二酸化珪素（ＳｉＯ2）などから
なるアニール用保護膜（キャップと呼ばれる）１１をＰ
Ｅ−ＣＶＤ法などによって半絶縁性ＧａＡｓ基板１上の
全面にわたって堆積させた後、ｎ+ 領域９及びｎ′領域
１０に注入したイオンを活性化するためのアニールを行
う。なお、このようなアニール用保護膜１１を形成した
うえでアニールを行う方法を、一般的にはキャップアニ
ール法といっている。さらに、アニール用保護膜１１を
除去した後、図２（ｃ）で示すように、半絶縁性ＧａＡ
ｓ基板１上の全面にわたるフォトレジスト層１２を形成
し、このフォトレジスト層１２のパターニングを行った
後、真空蒸着法によってオーミック電極となる金属層１
３を半絶縁性ＧａＡｓ基板１上の全面にわたって形成す
る。
後、図２（ａ）で示すように、ＲＩＥによる等方性エッ
チングをすすめてダミーゲート８の下側に位置する絶縁
膜４とｎ′領域１０との間隔を調整する。そして、図２
（ｂ）で示すように、二酸化珪素（ＳｉＯ2）などから
なるアニール用保護膜（キャップと呼ばれる）１１をＰ
Ｅ−ＣＶＤ法などによって半絶縁性ＧａＡｓ基板１上の
全面にわたって堆積させた後、ｎ+ 領域９及びｎ′領域
１０に注入したイオンを活性化するためのアニールを行
う。なお、このようなアニール用保護膜１１を形成した
うえでアニールを行う方法を、一般的にはキャップアニ
ール法といっている。さらに、アニール用保護膜１１を
除去した後、図２（ｃ）で示すように、半絶縁性ＧａＡ
ｓ基板１上の全面にわたるフォトレジスト層１２を形成
し、このフォトレジスト層１２のパターニングを行った
後、真空蒸着法によってオーミック電極となる金属層１
３を半絶縁性ＧａＡｓ基板１上の全面にわたって形成す
る。
【００１４】さらに、図２（ｄ）で示すように、アセト
ンなどを用いることによってフォトレジスト層１２を除
去し、かつ、リフトオフによってフォトレジスト層１２
上に堆積した金属層１３の不要部分を除去した後、残存
してオーミック電極となる金属層１３のアローイングを
行う。次に、図３（ａ）で示すように、半絶縁性ＧａＡ
ｓ基板１上を覆うフォトレジスト層１４を新たに形成し
た後、ダミーゲート８の上側に位置する第２の絶縁膜５
が露出するまでフォトレジスト層１４をＲＩＥによって
アッシングする。そして、第２の絶縁膜５が露出した
ら、図３（ｂ）で示すように、ウェットエッチングもし
くはＲＩＥによって第１及び第２の絶縁膜４，５からな
るダミーゲート８を除去する。
ンなどを用いることによってフォトレジスト層１２を除
去し、かつ、リフトオフによってフォトレジスト層１２
上に堆積した金属層１３の不要部分を除去した後、残存
してオーミック電極となる金属層１３のアローイングを
行う。次に、図３（ａ）で示すように、半絶縁性ＧａＡ
ｓ基板１上を覆うフォトレジスト層１４を新たに形成し
た後、ダミーゲート８の上側に位置する第２の絶縁膜５
が露出するまでフォトレジスト層１４をＲＩＥによって
アッシングする。そして、第２の絶縁膜５が露出した
ら、図３（ｂ）で示すように、ウェットエッチングもし
くはＲＩＥによって第１及び第２の絶縁膜４，５からな
るダミーゲート８を除去する。
【００１５】引き続き、図３（ｃ）で示すように、真空
蒸着法によってゲート電極となる金属層１５を全面的に
形成した後、アセトンなどを用いることによってフォト
レジスト層１４を除去し、かつ、リフトオフによってフ
ォトレジスト層１４上に堆積した金属層１５の不要部分
を除去すると、図３（ｄ）で示すようなＬＤＤ構造を有
するＦＥＴが形成されたことになる。なお、図３（ｄ）
中の符号１６がゲート電極、１７がオーミック電極を示
していることはいうまでもない。
蒸着法によってゲート電極となる金属層１５を全面的に
形成した後、アセトンなどを用いることによってフォト
レジスト層１４を除去し、かつ、リフトオフによってフ
ォトレジスト層１４上に堆積した金属層１５の不要部分
を除去すると、図３（ｄ）で示すようなＬＤＤ構造を有
するＦＥＴが形成されたことになる。なお、図３（ｄ）
中の符号１６がゲート電極、１７がオーミック電極を示
していることはいうまでもない。
【００１６】第２実施例 ところで、以上説明した第１実施例では、キャップアニ
ール法によって注入イオンの活性化を行うとしている
が、この方法に限定されるものではなく、いわゆるキャ
ップレスアニール法の採用も可能である。すなわち、こ
のキャップレスアニール法を採用した際には、アニール
用保護膜１１を形成しないまま、ＦＥＴのソース及びド
レイン領域それぞれ内に形成されたｎ+ 領域９及びｎ′
領域１０を活性化するためのアニールをＡｓの蒸気圧下
で行うことになる。そして、この場合におけるＬＤＤ構
造の形成方法では、第１実施例で示した手順のうちから
図２（ｂ）にかかるアニール用保護膜１１の堆積及び除
去工程が省かれるほかは第１実施例と同一の手順とな
る。
ール法によって注入イオンの活性化を行うとしている
が、この方法に限定されるものではなく、いわゆるキャ
ップレスアニール法の採用も可能である。すなわち、こ
のキャップレスアニール法を採用した際には、アニール
用保護膜１１を形成しないまま、ＦＥＴのソース及びド
レイン領域それぞれ内に形成されたｎ+ 領域９及びｎ′
領域１０を活性化するためのアニールをＡｓの蒸気圧下
で行うことになる。そして、この場合におけるＬＤＤ構
造の形成方法では、第１実施例で示した手順のうちから
図２（ｂ）にかかるアニール用保護膜１１の堆積及び除
去工程が省かれるほかは第１実施例と同一の手順とな
る。
【００１７】第３実施例 図４及び図５は本発明の第３実施例にかかるＬＤＤ構造
の形成方法を手順に従って示す工程断面図であり、図４
は本形成方法における中段の工程群、図５は後段の工程
群をそれぞれ示している。なお、この第３実施例におけ
る前段の工程、すなわち、図２（ｂ）で示したｎ+ 領域
９及びｎ′領域１０を活性化するアニールに至るまでの
工程については第１及び第２実施例とまったく同じであ
るから説明を省略することとし、ここでは、アニール以
後の工程について説明する。
の形成方法を手順に従って示す工程断面図であり、図４
は本形成方法における中段の工程群、図５は後段の工程
群をそれぞれ示している。なお、この第３実施例におけ
る前段の工程、すなわち、図２（ｂ）で示したｎ+ 領域
９及びｎ′領域１０を活性化するアニールに至るまでの
工程については第１及び第２実施例とまったく同じであ
るから説明を省略することとし、ここでは、アニール以
後の工程について説明する。
【００１８】キャップアニールもしくはキャップレスア
ニールが終了すると、図４（ａ）で示すように、半絶縁
性ＧａＡｓ基板１上を覆うフォトレジスト層１８を新た
に形成した後、ダミーゲート８の上側に位置する第２の
絶縁膜５が露出するまでフォトレジスト層１８をＲＩＥ
によってアッシングする。そして、第２の絶縁膜５が露
出したら、図４（ｂ）で示すように、ウェットエッチン
グもしくはＲＩＥによって第１及び第２の絶縁膜４，５
からなるダミーゲート８を除去する。次に、図４（ｃ）
で示すように、真空蒸着法によってゲート電極となる金
属層１５を半絶縁性ＧａＡｓ基板１上の全面にわたって
形成した後、図５（ａ）で示すように、アセトンなどを
用いることによってフォトレジスト層１８を除去し、か
つ、リフトオフによってフォトレジスト層１８上に堆積
した金属層１５の不要部分を除去する。すると、半絶縁
性ＧａＡｓ基板１におけるＦＥＴ領域上には、残した金
属層１５からなるゲート電極１６が形成されていること
になる。
ニールが終了すると、図４（ａ）で示すように、半絶縁
性ＧａＡｓ基板１上を覆うフォトレジスト層１８を新た
に形成した後、ダミーゲート８の上側に位置する第２の
絶縁膜５が露出するまでフォトレジスト層１８をＲＩＥ
によってアッシングする。そして、第２の絶縁膜５が露
出したら、図４（ｂ）で示すように、ウェットエッチン
グもしくはＲＩＥによって第１及び第２の絶縁膜４，５
からなるダミーゲート８を除去する。次に、図４（ｃ）
で示すように、真空蒸着法によってゲート電極となる金
属層１５を半絶縁性ＧａＡｓ基板１上の全面にわたって
形成した後、図５（ａ）で示すように、アセトンなどを
用いることによってフォトレジスト層１８を除去し、か
つ、リフトオフによってフォトレジスト層１８上に堆積
した金属層１５の不要部分を除去する。すると、半絶縁
性ＧａＡｓ基板１におけるＦＥＴ領域上には、残した金
属層１５からなるゲート電極１６が形成されていること
になる。
【００１９】さらに、図５（ｂ）で示すように、半絶縁
性ＧａＡｓ基板１上の全面にわたるフォトレジスト層１
９を形成し、このフォトレジスト層１９のパターニング
を行った後、真空蒸着法によってオーミック電極となる
金属層１３を全面的に形成する。そして、アセトンなど
を用いることによってフォトレジスト層１９を除去し、
かつ、リフトオフによってフォトレジスト層１９上に堆
積した金属層１３の不要部分を除去した後、残存してオ
ーミック電極となる金属層１３のアローイングを行う
と、図５（ｃ）で示すようなＬＤＤ構造を有するＦＥＴ
が形成されたことになる。なお、図５（ｃ）中の符号１
７がオーミック電極を示していることは、図３（ｄ）と
同じである。
性ＧａＡｓ基板１上の全面にわたるフォトレジスト層１
９を形成し、このフォトレジスト層１９のパターニング
を行った後、真空蒸着法によってオーミック電極となる
金属層１３を全面的に形成する。そして、アセトンなど
を用いることによってフォトレジスト層１９を除去し、
かつ、リフトオフによってフォトレジスト層１９上に堆
積した金属層１３の不要部分を除去した後、残存してオ
ーミック電極となる金属層１３のアローイングを行う
と、図５（ｃ）で示すようなＬＤＤ構造を有するＦＥＴ
が形成されたことになる。なお、図５（ｃ）中の符号１
７がオーミック電極を示していることは、図３（ｄ）と
同じである。
【００２０】
【発明の効果】以上説明したように、本発明にかかるＬ
ＤＤ構造の形成方法によれば、予め形成したゲート電極
やサイドウォールをマスクとするイオン注入を行うこと
がないから、ゲート電極を耐熱性金属によって形成した
り、わざわざサイドウォールを形成したりする必要がな
くなる結果、従来例のような複雑なプロセスによるこ
となく、ソース及びドレイン領域内におけるｎ+ 領域及
びｎ′領域は勿論のこと、ゲート電極をも自己整合的か
つ容易に形成することができる、ダミーゲートを構成
する絶縁膜の組成比を変えるだけのことによってｎ′領
域の不純物濃度及び深さを調整することができ、また、
ゲート電極とｎ′領域との間の距離を調整することがで
きる、さらに、第１及び第２の実施例方法を採用する
ことによってオーミック電極をも自己整合的に形成する
ことができる。そのため、ソース抵抗の低減や短ゲート
長化を図るとともに、相互コンダクタンスの増大及び低
雑音化を実現することができるという優れた効果が得ら
れる。
ＤＤ構造の形成方法によれば、予め形成したゲート電極
やサイドウォールをマスクとするイオン注入を行うこと
がないから、ゲート電極を耐熱性金属によって形成した
り、わざわざサイドウォールを形成したりする必要がな
くなる結果、従来例のような複雑なプロセスによるこ
となく、ソース及びドレイン領域内におけるｎ+ 領域及
びｎ′領域は勿論のこと、ゲート電極をも自己整合的か
つ容易に形成することができる、ダミーゲートを構成
する絶縁膜の組成比を変えるだけのことによってｎ′領
域の不純物濃度及び深さを調整することができ、また、
ゲート電極とｎ′領域との間の距離を調整することがで
きる、さらに、第１及び第２の実施例方法を採用する
ことによってオーミック電極をも自己整合的に形成する
ことができる。そのため、ソース抵抗の低減や短ゲート
長化を図るとともに、相互コンダクタンスの増大及び低
雑音化を実現することができるという優れた効果が得ら
れる。
【図１】本発明の第１実施例にかかるＬＤＤ構造の形成
方法を示しており、その前段の工程群を示す工程断面図
である。
方法を示しており、その前段の工程群を示す工程断面図
である。
【図２】その中段の工程群を示す工程断面図である。
【図３】その後段の工程群を示す工程断面図である。
【図４】本発明の第３実施例にかかるＬＤＤ構造の形成
方法を示しており、その中段の工程群を示す工程断面図
である。
方法を示しており、その中段の工程群を示す工程断面図
である。
【図５】その後段の工程群を示す工程断面図である。
【図６】ＭＥＳＦＥＴにおけるＬＤＤ構造を示す断面図
である。
である。
【図７】従来例にかかるＬＤＤ構造の形成方法を示す工
程断面図である。
程断面図である。
４ 第１の絶縁膜 ５ 第２の絶縁膜 ８ ダミーゲート ９ ｎ+ 領域（高濃度不純物領域） １０ ｎ′領域（低濃度不純物領域）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 21/265 601 H01L 21/266 H01L 29/812
Claims (1)
- 【請求項１】 組成比の異なる同一種の絶縁膜（４，
５）を積み重ねて成膜する工程と、 これらの絶縁膜（４，５）をエッチングしてなる断面Ｔ
字形のダミーゲート（８）をチャネル領域上に形成する
工程と、 このダミーゲート（８）をマスクとしてイオン注入する
ことにより、チャネル領域を挟んで対向するソース及び
ドレイン領域のそれぞれ内に、高濃度不純物領域（９）
と低濃度不純物領域（１０）とを同時に形成する工程と
を含むことを特徴とする化合物半導体ＭＥＳＦＥＴにお
けるＬＤＤ構造の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00378792A JP3158591B2 (ja) | 1992-01-13 | 1992-01-13 | 化合物半導体ｍｅｓｆｅｔにおけるｌｄｄ構造の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00378792A JP3158591B2 (ja) | 1992-01-13 | 1992-01-13 | 化合物半導体ｍｅｓｆｅｔにおけるｌｄｄ構造の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05190483A JPH05190483A (ja) | 1993-07-30 |
| JP3158591B2 true JP3158591B2 (ja) | 2001-04-23 |
Family
ID=11566897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00378792A Expired - Fee Related JP3158591B2 (ja) | 1992-01-13 | 1992-01-13 | 化合物半導体ｍｅｓｆｅｔにおけるｌｄｄ構造の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3158591B2 (ja) |
-
1992
- 1992-01-13 JP JP00378792A patent/JP3158591B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05190483A (ja) | 1993-07-30 |
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