JP3373676B2 - 電界効果トランジスタ素子の製造方法 - Google Patents
電界効果トランジスタ素子の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
（ＦＥＴ）素子に係り、特に、活性層の形状及びその形
成工程に特徴を有するＦＥＴ素子の製造方法に関するも
のである。
（ＦＥＴ）素子に係り、特に、活性層の形状及びその形
成工程に特徴を有するＦＥＴ素子の製造方法に関するも
のである。
【０００２】
【従来の技術】従来、電子機器を構成する半導体素子と
して、ＦＥＴ素子が広く用いられている。電子機器の小
型化、低電力化といった要求に応じて、ＦＥＴ素子の微
細化を達成し、微細化に伴う短チャネル効果を除去する
ための種々の技術が知られている。例えば、ｎ型活性層
の下にｐ層を形成して、短チャネル効果を抑制する技術
が知られている。活性層をエッチングして、閾値電圧を
制御する場合のＦＥＴ素子断面図を図３に示す。
して、ＦＥＴ素子が広く用いられている。電子機器の小
型化、低電力化といった要求に応じて、ＦＥＴ素子の微
細化を達成し、微細化に伴う短チャネル効果を除去する
ための種々の技術が知られている。例えば、ｎ型活性層
の下にｐ層を形成して、短チャネル効果を抑制する技術
が知られている。活性層をエッチングして、閾値電圧を
制御する場合のＦＥＴ素子断面図を図３に示す。
【０００３】図３において、１はＧａＡｓ基板であり、
そのＧａＡｓ基板１にソース領域２、活性層３、ドレイ
ン領域４が形成されており、その活性層３にはエッチン
グにより深さが一定のリセス部が形成され、そのリセス
エッチング底面の一定の面上にゲート電極６が形成され
ていた。なお、５はオーミック電極である。
そのＧａＡｓ基板１にソース領域２、活性層３、ドレイ
ン領域４が形成されており、その活性層３にはエッチン
グにより深さが一定のリセス部が形成され、そのリセス
エッチング底面の一定の面上にゲート電極６が形成され
ていた。なお、５はオーミック電極である。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た従来のＦＥＴ素子では、ゲート電極６の両端のソース
領域２、ドレイン領域４側の活性層３の厚みが等しいた
め、活性層３の厚みを増してソース抵抗を低減すると、
ドレイン耐圧が劣化し、活性層３の厚みを減らしてドレ
イン耐圧を増加させると、ソース抵抗が増してＦＥＴ特
性が劣化する。
た従来のＦＥＴ素子では、ゲート電極６の両端のソース
領域２、ドレイン領域４側の活性層３の厚みが等しいた
め、活性層３の厚みを増してソース抵抗を低減すると、
ドレイン耐圧が劣化し、活性層３の厚みを減らしてドレ
イン耐圧を増加させると、ソース抵抗が増してＦＥＴ特
性が劣化する。
【０００５】つまり、ソース抵抗とドレイン耐圧の２Ｆ
ＥＴ特性が、相反する関係にあるので、所望のＦＥＴ特
性が得られないという問題点があった。
ＥＴ特性が、相反する関係にあるので、所望のＦＥＴ特
性が得られないという問題点があった。
【０００６】本発明は、上記問題点を除去し、ソース抵
抗の低減とドレイン耐圧の向上を図り得る電界効果トラ
ンジスタ素子の製造方法を提供することを目的とする。
抗の低減とドレイン耐圧の向上を図り得る電界効果トラ
ンジスタ素子の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）電界効果トランジスタ素子の製造方法において、
基板上の所定の領域に、活性層、ソース領域及びドレイ
ン領域を形成した後、ソース、ドレイン領域上の所定の
領域にオーミック電極を形成する工程と、前記基板上に
絶縁膜を堆積させた後、所定の領域を前記絶縁膜のエッ
チングパターンのエッジが順テーパになるようにエッチ
ングする工程と、ソース領域側の前記エッチングパター
ンのエッジにつながるようにソース領域側より９０°未
満の入射角を持つ斜め方向より、異方性エッチングを行
って、ソース領域側よりドレイン領域側に向かって、活
性層の厚みが徐々に薄くなるように非対称的に活性層を
リセスエッチングしてリセス部を形成する工程と、この
リセス部の活性層の厚みが変化する領域上にゲート電極
を形成する工程とを施すようにしたものである。
成するために、 （１）電界効果トランジスタ素子の製造方法において、
基板上の所定の領域に、活性層、ソース領域及びドレイ
ン領域を形成した後、ソース、ドレイン領域上の所定の
領域にオーミック電極を形成する工程と、前記基板上に
絶縁膜を堆積させた後、所定の領域を前記絶縁膜のエッ
チングパターンのエッジが順テーパになるようにエッチ
ングする工程と、ソース領域側の前記エッチングパター
ンのエッジにつながるようにソース領域側より９０°未
満の入射角を持つ斜め方向より、異方性エッチングを行
って、ソース領域側よりドレイン領域側に向かって、活
性層の厚みが徐々に薄くなるように非対称的に活性層を
リセスエッチングしてリセス部を形成する工程と、この
リセス部の活性層の厚みが変化する領域上にゲート電極
を形成する工程とを施すようにしたものである。
【０００８】（２）電界効果トランジスタ素子の製造方
法において、基板上の所定の領域に、活性層、ソース領
域及びドレイン領域を形成した後、ソース、ドレイン領
域上の所定の領域にオーミック電極を形成する工程と、
レジストを前記基板上全面に塗布後、前記基板の活性層
上の所定の領域に開口部の断面がオーバーハング形状を
有するパターンを形成する工程と、前記基板上にソース
又はドレイン領域の方向より、前記レジストパターン内
の露出した基板上に蒸着しない入射角により第１斜め蒸
着膜を蒸着する工程と、前記基板に対しソース領域の方
向より、９０°未満のエッチングイオンの入射角により
前記活性層のリセスエッチングを行い、ソース領域側よ
りドレイン領域の方向に徐々に活性層の厚みが薄くなる
ように非対称的に活性層をリセスエッチングしてリセス
部を形成する工程と、前記基板上にドレイン領域側より
前記レジストパターン内の露出した基板上に蒸着しない
入射角により第２斜め蒸着膜を蒸着する工程と、前記基
板上にソース領域側からドレイン領域の方向に活性層の
厚みが変化するリセスエッチング面上にのみ蒸着物を堆
積できる入射角により、リセス部の活性層の厚みが変化
する領域上にゲート電極を蒸着により形成する工程を順
に施すようにしたものである。
法において、基板上の所定の領域に、活性層、ソース領
域及びドレイン領域を形成した後、ソース、ドレイン領
域上の所定の領域にオーミック電極を形成する工程と、
レジストを前記基板上全面に塗布後、前記基板の活性層
上の所定の領域に開口部の断面がオーバーハング形状を
有するパターンを形成する工程と、前記基板上にソース
又はドレイン領域の方向より、前記レジストパターン内
の露出した基板上に蒸着しない入射角により第１斜め蒸
着膜を蒸着する工程と、前記基板に対しソース領域の方
向より、９０°未満のエッチングイオンの入射角により
前記活性層のリセスエッチングを行い、ソース領域側よ
りドレイン領域の方向に徐々に活性層の厚みが薄くなる
ように非対称的に活性層をリセスエッチングしてリセス
部を形成する工程と、前記基板上にドレイン領域側より
前記レジストパターン内の露出した基板上に蒸着しない
入射角により第２斜め蒸着膜を蒸着する工程と、前記基
板上にソース領域側からドレイン領域の方向に活性層の
厚みが変化するリセスエッチング面上にのみ蒸着物を堆
積できる入射角により、リセス部の活性層の厚みが変化
する領域上にゲート電極を蒸着により形成する工程を順
に施すようにしたものである。
【０００９】
【作用】本発明によれば、上記のように構成したので、
〔１〕請求項（１）記載の発明によれば、絶縁膜のエッ
チングを等方性エッチングして、エッチングパターンの
エッジ形状が順テーパになるようにしたので、ＦＥＴの
閾値電圧制御のためのリセスエッチング部とソース領域
間の距離を短くすることができる。
チングを等方性エッチングして、エッチングパターンの
エッジ形状が順テーパになるようにしたので、ＦＥＴの
閾値電圧制御のためのリセスエッチング部とソース領域
間の距離を短くすることができる。
【００１０】〔２〕請求項（２）記載の発明によれば、
活性層をエッチングして得られた活性層の深さが変化す
る領域に対してゲート電極を自己整合的に形成すること
ができる。
活性層をエッチングして得られた活性層の深さが変化す
る領域に対してゲート電極を自己整合的に形成すること
ができる。
【００１１】また、自己整合的にゲート電極を形成する
ことで、ゲート電極とリセスエッチング部のプロセス上
の合わせ余裕を削除できるので、ゲート−オーミック電
極間の距離を短縮してソース抵抗を低減し、ＦＥＴ特性
を向上させることができる。
ことで、ゲート電極とリセスエッチング部のプロセス上
の合わせ余裕を削除できるので、ゲート−オーミック電
極間の距離を短縮してソース抵抗を低減し、ＦＥＴ特性
を向上させることができる。
【００１２】同時に、ＦＥＴ面積を小さくできるので、
１枚のウエハ上に作製できるチップ数を増加できる。
１枚のウエハ上に作製できるチップ数を増加できる。
【００１３】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。
説明する。
【００１４】図１は本発明の第１実施例を示す電界効果
トランジスタ素子の断面図である。
トランジスタ素子の断面図である。
【００１５】この図において、ＧａＡｓからなる半絶縁
性基板１１には、活性層１３、ソース領域１２、ドレイ
ン領域１４が形成されている。更に、ソース領域１２、
ドレイン領域１４上の所定の領域にオーミック電極１５
が形成されている。また、活性層１３にソース領域１２
側よりドレイン領域１４側に向かって、活性層１３の厚
みが徐々に薄くなるようにリセス部１８が形成されてお
り、このリセス部１８の活性層の厚みが変化する領域上
にゲート電極２１が形成されている。
性基板１１には、活性層１３、ソース領域１２、ドレイ
ン領域１４が形成されている。更に、ソース領域１２、
ドレイン領域１４上の所定の領域にオーミック電極１５
が形成されている。また、活性層１３にソース領域１２
側よりドレイン領域１４側に向かって、活性層１３の厚
みが徐々に薄くなるようにリセス部１８が形成されてお
り、このリセス部１８の活性層の厚みが変化する領域上
にゲート電極２１が形成されている。
【００１６】図２は本発明の第１実施例を示す電界効果
トランジスタ素子の製造工程断面図であり、半絶縁性Ｇ
ａＡｓ基板にＦＥＴを形成する場合について説明する。
トランジスタ素子の製造工程断面図であり、半絶縁性Ｇ
ａＡｓ基板にＦＥＴを形成する場合について説明する。
【００１７】（１）まず、図２（ａ）に示すように、Ｇ
ａＡｓからなる半絶縁性基板１１上の所定の領域に、例
えばシリコン（Ｓｉ）のようなｎ型不純物を注入して、
ｎ型活性層１３（以下、単に活性層という）、ソース領
域１２、ドレイン領域１４を形成する。その後、ｎ型不
純物の活性化アニールを行った後、ソース領域１２、ド
レイン領域１４上の所定の領域にオーミック電極１５を
形成する。ここで、活性層１３、ソース領域１２、ドレ
イン領域１４の形成方法に関して、上述のｎ型不純物の
イオン注入法の他に、例えば、ＭＢＥ（モレキュラ ビ
ーム エピタキシー）法による結晶成長法によってもよ
い。
ａＡｓからなる半絶縁性基板１１上の所定の領域に、例
えばシリコン（Ｓｉ）のようなｎ型不純物を注入して、
ｎ型活性層１３（以下、単に活性層という）、ソース領
域１２、ドレイン領域１４を形成する。その後、ｎ型不
純物の活性化アニールを行った後、ソース領域１２、ド
レイン領域１４上の所定の領域にオーミック電極１５を
形成する。ここで、活性層１３、ソース領域１２、ドレ
イン領域１４の形成方法に関して、上述のｎ型不純物の
イオン注入法の他に、例えば、ＭＢＥ（モレキュラ ビ
ーム エピタキシー）法による結晶成長法によってもよ
い。
【００１８】（２）次に、図２（ｂ）に示すように、そ
の基板１１上全面に、例えば、ＳｉＮ膜，ＳｉＯ2 膜等
の絶縁膜１６を化学的気相成長法（ＣＶＤ法）などによ
り、堆積させる。その後、上述の絶縁膜１６上全面に、
図示しないが、レジストを塗布後、活性層１３上に対応
する所定の領域のパターニングを行う。その後、例え
ば、ＥＣＲ（エレクトロン、サイクロトロン、レゾナン
ス）法等により、６フッ化硫黄（ＳＦ6 ）ガス等を用い
て、絶縁膜１６の異方性エッチングを行う。
の基板１１上全面に、例えば、ＳｉＮ膜，ＳｉＯ2 膜等
の絶縁膜１６を化学的気相成長法（ＣＶＤ法）などによ
り、堆積させる。その後、上述の絶縁膜１６上全面に、
図示しないが、レジストを塗布後、活性層１３上に対応
する所定の領域のパターニングを行う。その後、例え
ば、ＥＣＲ（エレクトロン、サイクロトロン、レゾナン
ス）法等により、６フッ化硫黄（ＳＦ6 ）ガス等を用い
て、絶縁膜１６の異方性エッチングを行う。
【００１９】（３）次に、図２（ｃ）に示すように、ソ
ース領域１２側より９０°未満の入射角θで、ＥＣＲエ
ッチング法により塩素ガス（Ｃｌ2 ）等を用いて、異方
性エッチングを行って、活性層１３のエッチングを行
う。この時、ＥＣＲプラズマにより発生したイオン流１
７は、入射角θにより直進するので、前述の絶縁膜１６
の開口部より活性層１３が斜め方向にエッチングされ、
リセス部１８が形成される。
ース領域１２側より９０°未満の入射角θで、ＥＣＲエ
ッチング法により塩素ガス（Ｃｌ2 ）等を用いて、異方
性エッチングを行って、活性層１３のエッチングを行
う。この時、ＥＣＲプラズマにより発生したイオン流１
７は、入射角θにより直進するので、前述の絶縁膜１６
の開口部より活性層１３が斜め方向にエッチングされ、
リセス部１８が形成される。
【００２０】この結果、従来技術の基板の法線方向にウ
ェット又はドライエッチング法により、エッチングする
場合（図３）は、活性層１３の厚みがソース側からドレ
イン側に向かって徐々に薄くなっていく距離Ｌ2 は、約
０．２μｍ以下であるが、この実施例のように、図２
（ｃ）に示したように、斜め方向より異方性エッチング
を行えば、入射角θを小さくすることで、活性層１３厚
が変化する距離Ｌ1 を、０．５μｍ以上とすることが可
能である。そのため、ＦＥＴのゲート長が０．５μｍ程
度でも活性層１３の厚みが変化する領域に、ＦＥＴのゲ
ート電極を形成することは公知のホトリソ技術を用いて
も容易に実現できる。
ェット又はドライエッチング法により、エッチングする
場合（図３）は、活性層１３の厚みがソース側からドレ
イン側に向かって徐々に薄くなっていく距離Ｌ2 は、約
０．２μｍ以下であるが、この実施例のように、図２
（ｃ）に示したように、斜め方向より異方性エッチング
を行えば、入射角θを小さくすることで、活性層１３厚
が変化する距離Ｌ1 を、０．５μｍ以上とすることが可
能である。そのため、ＦＥＴのゲート長が０．５μｍ程
度でも活性層１３の厚みが変化する領域に、ＦＥＴのゲ
ート電極を形成することは公知のホトリソ技術を用いて
も容易に実現できる。
【００２１】（４）次に、図２（ｄ）に示すように、開
口部断面がオーバーハング形状を有するネガ型レジスト
１９（以下、単にレジストという）を、前記基板上全面
に塗布後、前述の異方性エッチングにより形成された、
ソース領域１２よりドレイン領域１４に向かって活性層
１３厚が徐々に薄くなる領域上に、レジスト１９に所定
のパターンを形成する。
口部断面がオーバーハング形状を有するネガ型レジスト
１９（以下、単にレジストという）を、前記基板上全面
に塗布後、前述の異方性エッチングにより形成された、
ソース領域１２よりドレイン領域１４に向かって活性層
１３厚が徐々に薄くなる領域上に、レジスト１９に所定
のパターンを形成する。
【００２２】その後、例えば、チタンとアルミニウムの
積層体などのゲート電極材２０を、例えば蒸着法等によ
り、その基板１１上全面に堆積させ、積層して、ゲート
電極２１を形成する。
積層体などのゲート電極材２０を、例えば蒸着法等によ
り、その基板１１上全面に堆積させ、積層して、ゲート
電極２１を形成する。
【００２３】（５）次に、図２（ｅ）に示したように、
レジスト１９を有機溶剤で除去することにより、レジス
ト１９上のゲート電極材２０を除去し、その後、例え
ば、フッ酸等を用いて絶縁膜１６を除去して電界効果ト
ランジスタを作製する。
レジスト１９を有機溶剤で除去することにより、レジス
ト１９上のゲート電極材２０を除去し、その後、例え
ば、フッ酸等を用いて絶縁膜１６を除去して電界効果ト
ランジスタを作製する。
【００２４】次に、本発明の第２実施例について説明す
る。
る。
【００２５】図４は本発明の第２実施例を示す電界効果
トランジスタ素子の製造工程断面図である。
トランジスタ素子の製造工程断面図である。
【００２６】（１）まず、図４（ａ）に示すように、Ｇ
ａＡｓからなる半絶縁性基板１１上の所定の領域に、例
えばシリコン（Ｓｉ）のようなｎ型不純物を注入して、
活性層１３、ソース領域１２、ドレイン領域１４を形成
し、更に、ソース領域１２とドレイン領域１４上にオー
ミック電極１５を形成する。この工程は、第１実施例の
（ａ）工程と同様である。
ａＡｓからなる半絶縁性基板１１上の所定の領域に、例
えばシリコン（Ｓｉ）のようなｎ型不純物を注入して、
活性層１３、ソース領域１２、ドレイン領域１４を形成
し、更に、ソース領域１２とドレイン領域１４上にオー
ミック電極１５を形成する。この工程は、第１実施例の
（ａ）工程と同様である。
【００２７】（２）次に、図４（ｂ）に示すように、そ
の基板１１上全面に、例えば、ＳｉＮ膜、ＳｉＯ2 膜等
の絶縁膜３１を化学的気相成長法（ＣＶＤ法）などによ
り、堆積させる。その後、上述の絶縁膜３１上全面に、
図示しないが、レジストを塗布後、活性層１３上に対応
する所定の領域のパターニングを行う。その後、例え
ば、ＲＩＥ（リアクティブ・イオン・エッチング）法等
により、ガス種、ガス圧力等プラズマ条件を適当に選択
して、絶縁膜３１の等方性エッチングを行う。この結
果、絶縁膜３１のパターンのエッジは、図４（ｂ）に示
すように、θ1 の角度を持つ順テーパ形状が得られる。
の基板１１上全面に、例えば、ＳｉＮ膜、ＳｉＯ2 膜等
の絶縁膜３１を化学的気相成長法（ＣＶＤ法）などによ
り、堆積させる。その後、上述の絶縁膜３１上全面に、
図示しないが、レジストを塗布後、活性層１３上に対応
する所定の領域のパターニングを行う。その後、例え
ば、ＲＩＥ（リアクティブ・イオン・エッチング）法等
により、ガス種、ガス圧力等プラズマ条件を適当に選択
して、絶縁膜３１の等方性エッチングを行う。この結
果、絶縁膜３１のパターンのエッジは、図４（ｂ）に示
すように、θ1 の角度を持つ順テーパ形状が得られる。
【００２８】（３）次いで、図４（ｃ）に示すように、
第１実施例の図１（ｃ）で説明した技術と同一技術を用
いて、活性層１３のエッチングを行う。この時のエッチ
ングに供するイオン流３２の入射角θは、θ1 より大き
く９０°より小さい角度とする。これにより、リセスエ
ッチングのマスクとなる絶縁膜３１とリセス端を接す
る。この結果、リセス部３３とソース領域１２までの距
離を短くできる。
第１実施例の図１（ｃ）で説明した技術と同一技術を用
いて、活性層１３のエッチングを行う。この時のエッチ
ングに供するイオン流３２の入射角θは、θ1 より大き
く９０°より小さい角度とする。これにより、リセスエ
ッチングのマスクとなる絶縁膜３１とリセス端を接す
る。この結果、リセス部３３とソース領域１２までの距
離を短くできる。
【００２９】例えば、絶縁膜３１のエッジがソース領域
１２端に接している場合には、リセス部３３とソース領
域１２が接するようになる。
１２端に接している場合には、リセス部３３とソース領
域１２が接するようになる。
【００３０】（４）次いで、図４（ｄ），（ｅ）に示す
ように、第１実施例の図１（ｄ），（ｅ）工程と同一の
技術を用いて、ゲート電極３６を形成し、電界効果トラ
ンジスタを作製する。なお、３４はレジスト、３５はゲ
ート電極材である。
ように、第１実施例の図１（ｄ），（ｅ）工程と同一の
技術を用いて、ゲート電極３６を形成し、電界効果トラ
ンジスタを作製する。なお、３４はレジスト、３５はゲ
ート電極材である。
【００３１】次に、本発明の第３実施例について説明す
る。
る。
【００３２】図５は本発明の第３実施例を示す電界効果
トランジスタ素子の製造工程断面図である。
トランジスタ素子の製造工程断面図である。
【００３３】（１）まず、図５（ａ）に示すように、Ｇ
ａＡｓからなる半絶縁性基板１１上の所定の領域に、例
えばシリコン（Ｓｉ）のようなｎ型不純物を注入して、
活性層１３、ソース領域１２、ドレイン領域１４を形成
し、更に、ソース領域１２とドレイン領域１４上にオー
ミック電極１５を形成する。この工程は、第１実施例の
（ａ）工程と同様である。
ａＡｓからなる半絶縁性基板１１上の所定の領域に、例
えばシリコン（Ｓｉ）のようなｎ型不純物を注入して、
活性層１３、ソース領域１２、ドレイン領域１４を形成
し、更に、ソース領域１２とドレイン領域１４上にオー
ミック電極１５を形成する。この工程は、第１実施例の
（ａ）工程と同様である。
【００３４】（２）次に、図５（ｂ）に示すように、ネ
ガ型レジスト４１を前記基板上全面に塗布後、活性層１
３上の所定の領域に、断面がオーバーハング形状を有す
る開口部４２を形成する。
ガ型レジスト４１を前記基板上全面に塗布後、活性層１
３上の所定の領域に、断面がオーバーハング形状を有す
る開口部４２を形成する。
【００３５】（３）次に、図５（ｃ）に示すように、第
１斜め蒸着膜４３をゲートに対してソース領域１２側も
しくはドレイン領域１４側より、レジスト４１の開口部
４２に露出した基板表面に、蒸着物が蒸着されない入射
角により蒸着して形成する。ここで、第１斜め蒸着膜の
材質としては、蒸着時に指向性の強い材質、例えばチタ
ン（Ｔｉ）などが考えられる。なお、この図ではソース
領域１２側からの第１斜め蒸着方向４４が示されてい
る。
１斜め蒸着膜４３をゲートに対してソース領域１２側も
しくはドレイン領域１４側より、レジスト４１の開口部
４２に露出した基板表面に、蒸着物が蒸着されない入射
角により蒸着して形成する。ここで、第１斜め蒸着膜の
材質としては、蒸着時に指向性の強い材質、例えばチタ
ン（Ｔｉ）などが考えられる。なお、この図ではソース
領域１２側からの第１斜め蒸着方向４４が示されてい
る。
【００３６】（４）次いで、図５（ｄ）に示すように、
図１（ｃ）で説明した技術と同一技術を用いて活性層１
３のエッチングを行う。ここで、活性層１３のエッチン
グ時に、エッチングマスクとしてレジスト４１のみで
は、活性層１３とのエッチングレートの選択比が小さ
く、そのためレジスト４１が膜減りし、レジスト４１の
開口長が所望の寸法より大きくなる、という問題点があ
る。この点を解決するために、レジスト４１上に第１斜
め蒸着膜４３を形成して、活性層１３とのエッチングレ
ートの選択比を大きくしてレジスト４１の膜減りを防止
している。
図１（ｃ）で説明した技術と同一技術を用いて活性層１
３のエッチングを行う。ここで、活性層１３のエッチン
グ時に、エッチングマスクとしてレジスト４１のみで
は、活性層１３とのエッチングレートの選択比が小さ
く、そのためレジスト４１が膜減りし、レジスト４１の
開口長が所望の寸法より大きくなる、という問題点があ
る。この点を解決するために、レジスト４１上に第１斜
め蒸着膜４３を形成して、活性層１３とのエッチングレ
ートの選択比を大きくしてレジスト４１の膜減りを防止
している。
【００３７】そこで、ＥＣＲエッチング法により塩素ガ
ス（Ｃｌ2 ）等を用いて、異方性エッチングを行って、
活性層１３のエッチングを行う。この時、ＥＣＲプラズ
マにより発生したイオン流４５は、入射角θにより直進
するので、前述のレジスト４１の開口部より活性層１３
が斜め方向にエッチングされ、リセス部４６が形成され
る。
ス（Ｃｌ2 ）等を用いて、異方性エッチングを行って、
活性層１３のエッチングを行う。この時、ＥＣＲプラズ
マにより発生したイオン流４５は、入射角θにより直進
するので、前述のレジスト４１の開口部より活性層１３
が斜め方向にエッチングされ、リセス部４６が形成され
る。
【００３８】（５）次に、図６（ａ）に示すように、第
２斜め蒸着膜４７を、ドレイン領域１４側よりレジスト
４１の開口部に露出した基板表面に蒸着物質が蒸着され
ない入射角で第２斜め蒸着方向４８から蒸着する。ここ
で、第２斜め蒸着膜４７の材質は、第１斜め蒸着膜４３
と同様に、蒸着時に指向性の強い材質、例えばチタン
（Ｔｉ）等を選択する。
２斜め蒸着膜４７を、ドレイン領域１４側よりレジスト
４１の開口部に露出した基板表面に蒸着物質が蒸着され
ない入射角で第２斜め蒸着方向４８から蒸着する。ここ
で、第２斜め蒸着膜４７の材質は、第１斜め蒸着膜４３
と同様に、蒸着時に指向性の強い材質、例えばチタン
（Ｔｉ）等を選択する。
【００３９】その後、ソース領域１２側よりゲート電極
４９を活性層１３の深さの変化する領域のみに限定して
形成できる入射角により蒸着を行う。ここで、第２斜め
蒸着膜４７は、活性層１３の深さの変化する領域のみに
限定して、ゲート電極４９を形成するために必要であ
る。
４９を活性層１３の深さの変化する領域のみに限定して
形成できる入射角により蒸着を行う。ここで、第２斜め
蒸着膜４７は、活性層１３の深さの変化する領域のみに
限定して、ゲート電極４９を形成するために必要であ
る。
【００４０】これらの工程を順に施すことで、活性層１
３をエッチングして得られた活性層１３の深さが変化す
る領域に対して、ゲート電極４９を自己整合的に形成す
ることができる。
３をエッチングして得られた活性層１３の深さが変化す
る領域に対して、ゲート電極４９を自己整合的に形成す
ることができる。
【００４１】次に、図６（ｂ）に示すように、レジスト
４１を有機溶剤で溶かして除去することで、同時にレジ
スト４１上の不要な第１斜め蒸着膜４３、第２斜め蒸着
膜４７、ゲート電極材を除去する。その結果、電界効果
トランジスタが作製できる。
４１を有機溶剤で溶かして除去することで、同時にレジ
スト４１上の不要な第１斜め蒸着膜４３、第２斜め蒸着
膜４７、ゲート電極材を除去する。その結果、電界効果
トランジスタが作製できる。
【００４２】上述の実施例では、ＧａＡｓ−ＦＥＴに本
発明を適用する例であったが、本発明はＳｉ−ＦＥＴを
製造する場合にも用いることができる。
発明を適用する例であったが、本発明はＳｉ−ＦＥＴを
製造する場合にも用いることができる。
【００４３】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００４４】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。
よれば、以下のような効果を奏することができる。
【００４５】（１）請求項１記載の発明によれば、絶縁
膜のエッチングを等方性エッチングして、エッチングパ
ターンのエッジ形状が順テーパになるようにしたので、
ＦＥＴの閾値電圧制御のためのリセスエッチング部とソ
ース領域間の距離を短くすることができる。
膜のエッチングを等方性エッチングして、エッチングパ
ターンのエッジ形状が順テーパになるようにしたので、
ＦＥＴの閾値電圧制御のためのリセスエッチング部とソ
ース領域間の距離を短くすることができる。
【００４６】（２）請求項２記載の発明によれば、活性
層をエッチングして得られた活性層の深さが変化する領
域に対して、ゲート電極を自己整合的に形成することが
できる。
層をエッチングして得られた活性層の深さが変化する領
域に対して、ゲート電極を自己整合的に形成することが
できる。
【００４７】また、自己整合的にゲート電極を形成する
ことで、ゲート電極とリセスエッチング部のプロセス上
の合わせ余裕を削除できるので、ゲート−オーミック電
極間の距離を短縮してソース抵抗を低減し、ＦＥＴ特性
を向上させることができる。
ことで、ゲート電極とリセスエッチング部のプロセス上
の合わせ余裕を削除できるので、ゲート−オーミック電
極間の距離を短縮してソース抵抗を低減し、ＦＥＴ特性
を向上させることができる。
【００４８】同時に、ＦＥＴ面積を小さくできるので、
１枚のウエハ上に作製できるチップ数を増加できる。
１枚のウエハ上に作製できるチップ数を増加できる。
【図１】本発明の第１実施例を示す電界効果トランジス
タ素子の断面図である。
タ素子の断面図である。
【図２】本発明の第１実施例を示す電界効果トランジス
タ素子の製造工程断面図である。
タ素子の製造工程断面図である。
【図３】従来の電界効果トランジスタ素子の断面図であ
る。
る。
【図４】本発明の第２実施例を示す電界効果トランジス
タ素子の製造工程断面図である。
タ素子の製造工程断面図である。
【図５】本発明の第３実施例を示す電界効果トランジス
タ素子の製造工程断面図（その１）である。
タ素子の製造工程断面図（その１）である。
【図６】本発明の第３実施例を示す電界効果トランジス
タ素子の製造工程断面図（その２）である。
タ素子の製造工程断面図（その２）である。
１１ ＧａＡｓ基板（半絶縁性基板）
１２ ソース領域
１３ 活性層
１４ ドレイン領域
１５ オーミック電極
１６，３１ 絶縁膜
１７，３２，４５ イオン流
１８，３３，４６ リセス部
１９，３４，４１ ネガ型レジスト
２０，３５ ゲート電極材
２１，３６，４９ ゲート電極
４２ 開口部
４３ 第１斜め蒸着膜
４４ 第１斜め蒸着方向
４７ 第２斜め蒸着膜
４８ 第２斜め蒸着方向
フロントページの続き
(56)参考文献 特開 昭60−147166（ＪＰ，Ａ)
特開 昭60−28275（ＪＰ，Ａ)
特開 昭59−101876（ＪＰ，Ａ)
特開 昭59−147466（ＪＰ，Ａ)
特開 昭61−154176（ＪＰ，Ａ)
特開 昭56−36169（ＪＰ，Ａ)
特開 昭61−78172（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/338
H01L 29/812
Claims (2)
- 【請求項１】（ａ）基板上の所定の領域に、活性層、ソ
ース領域及びドレイン領域を形成した後、ソース、ドレ
イン領域上の所定の領域にオーミック電極を形成する工
程と、 （ｂ）前記基板上に絶縁膜を堆積させた後、所定の領域
を前記絶縁膜のエッチングパターンのエッジが順テーパ
になるようにエッチングする工程と、 （ｃ）ソース領域側の前記エッチングパターンのエッジ
につながるようにソース領域側より９０°未満の入射角
を持つ斜め方向より、異方性エッチングを行って、ソー
ス領域側よりドレイン領域側に向かって、活性層の厚み
が徐々に薄くなるように非対称的に活性層をリセスエッ
チングしてリセス部を形成する工程と、 （ｄ）該リセス部の活性層の厚みが変化する領域上にゲ
ート電極を形成する工程とを施すことを特徴とする電界
効果トランジスタ素子の製造方法。 - 【請求項２】（ａ）基板上の所定の領域に、活性層、ソ
ース領域及びドレイン領域を形成した後、ソース、ドレ
イン領域上の所定の領域にオーミック電極を形成する工
程と、 （ｂ）レジストを前記基板上全面に塗布後、前記基板の
活性層上の所定の領域に開口部の断面がオーバーハング
形状を有するパターンを形成する工程と、 （ｃ）前記基板上にソース又はドレイン領域の方向よ
り、前記レジストパターン内の露出した基板上に蒸着し
ない入射角により第１斜め蒸着膜を蒸着する工程と、 （ｄ）前記基板に対しソース領域の方向より、９０°未
満のエッチングイオンの入射角により前記活性層のリセ
スエッチングを行い、ソース領域側よりドレイン領域の
方向に徐々に活性層の厚みが薄くなるように非対称的に
活性層をリセスエッチングしてリセス部を形成する工程
と、 （ｅ）前記基板上にドレイン領域側より前記レジストパ
ターン内の露出した基板上に蒸着しない入射角により第
２斜め蒸着膜を蒸着する工程と、 （ｆ）前記基板上にソース領域側からドレイン領域の方
向に活性層の厚みが変化するリセスエッチング面上にの
み蒸着物を堆積できる入射角により、リセス部の活性層
の厚みが変化する領域上にゲート電極を蒸着により形成
する工程を順に施すことを特徴とする電界効果トランジ
スタ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25316894A JP3373676B2 (ja) | 1994-10-19 | 1994-10-19 | 電界効果トランジスタ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25316894A JP3373676B2 (ja) | 1994-10-19 | 1994-10-19 | 電界効果トランジスタ素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08115926A JPH08115926A (ja) | 1996-05-07 |
| JP3373676B2 true JP3373676B2 (ja) | 2003-02-04 |
Family
ID=17247484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25316894A Expired - Fee Related JP3373676B2 (ja) | 1994-10-19 | 1994-10-19 | 電界効果トランジスタ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3373676B2 (ja) |
-
1994
- 1994-10-19 JP JP25316894A patent/JP3373676B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08115926A (ja) | 1996-05-07 |
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