JP2904094B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係わり、特に電界効果型半導体装置の製造方法に関
する。
法に係わり、特に電界効果型半導体装置の製造方法に関
する。
【０００２】
【従来の技術】ＧａＡｓを半導体材料とする電界効果型
トランジスタ（以下、ＦＥＴ、と称す）の特性向上のた
めに、ゲート長の短縮化が行われている。また、ゲート
抵抗の低減のために、電子ビーム露光技術を使用して、
いわゆるＴ型ゲートが製造されている。
トランジスタ（以下、ＦＥＴ、と称す）の特性向上のた
めに、ゲート長の短縮化が行われている。また、ゲート
抵抗の低減のために、電子ビーム露光技術を使用して、
いわゆるＴ型ゲートが製造されている。
【０００３】この製造方法の従来技術の例を図４を参照
して説明する。
して説明する。
【０００４】まず図４（Ａ）に示すように、ＧａＡｓ基
板３１上に電子露光用低感度レジストを厚さが例えば
０．３μｍ〜０．４μｍに塗布し、次に電子露光用高感
度レジストを厚さが例えば１．０μｍに塗布する。
板３１上に電子露光用低感度レジストを厚さが例えば
０．３μｍ〜０．４μｍに塗布し、次に電子露光用高感
度レジストを厚さが例えば１．０μｍに塗布する。
【０００５】次に幅広の電子ビームを上層の高感度レジ
ストに照射した後現像し、例えば寸法Ｂが０．７μｍ〜
０．８μｍの開口３３Ｔを有する高感度レジストパター
ン３３を形成する。次に下層の低感度レジストに電子ビ
ームを照射した後現像し、ゲート長に相当する寸法Ａが
例えば０．１５μｍの開口３２Ｔを有する低感度レジス
トパターン３２を形成する。
ストに照射した後現像し、例えば寸法Ｂが０．７μｍ〜
０．８μｍの開口３３Ｔを有する高感度レジストパター
ン３３を形成する。次に下層の低感度レジストに電子ビ
ームを照射した後現像し、ゲート長に相当する寸法Ａが
例えば０．１５μｍの開口３２Ｔを有する低感度レジス
トパターン３２を形成する。
【０００６】次にこのレジストパターンをマスクにし
て、例えばリン酸系エッチャントによりＧａＡｓ基板３
１をエッチングし、リセス３４を形成する。
て、例えばリン酸系エッチャントによりＧａＡｓ基板３
１をエッチングし、リセス３４を形成する。
【０００７】次に、図４（Ｂ）に示すように、ゲート電
極形成用金属層３５を蒸着する。この際に開口３２Ｔお
よび３３Ｔ内の金属層３５はＴ型ゲート電極３５Ｇの構
造となる。
極形成用金属層３５を蒸着する。この際に開口３２Ｔお
よび３３Ｔ内の金属層３５はＴ型ゲート電極３５Ｇの構
造となる。
【０００８】次に、図４（Ｃ）に示すように、リフトオ
フ法を用いて、低高感度レジストパターン３２，３３お
よび高感度レジストパターン３３上のゲート電極形成用
金属層３５の部分を除去し、残余するゲート電極形成用
金属膜３５によりＴ型ゲート電極３５Ｇを形成する。
フ法を用いて、低高感度レジストパターン３２，３３お
よび高感度レジストパターン３３上のゲート電極形成用
金属層３５の部分を除去し、残余するゲート電極形成用
金属膜３５によりＴ型ゲート電極３５Ｇを形成する。
【０００９】
【発明が解決しようとする課題】現在、ＨＪＦＥＴの高
性能化のために、ゲート長は０．２μｍ前後のものから
０．１μｍ程度のものに移行しつつある。
性能化のために、ゲート長は０．２μｍ前後のものから
０．１μｍ程度のものに移行しつつある。
【００１０】このような現状において、上記した従来技
術の製造方法のように、一度にＴ型のレジストパターン
を形成し、蒸着リフトオフによりＴ型ゲートを形成する
と、蒸着の際のメタルの成長方向の問題により、ゲート
電極の下部の柱状部分と上部の幅広状部分との接合部３
６の埋め込み性が悪く、上下の接合が悪くなる。そのた
め、ゲートのはがれといったトラブルや、ゲート断面積
の低下によりゲート抵抗が大幅に増加する事による特性
劣化といった問題が生じてしまう。
術の製造方法のように、一度にＴ型のレジストパターン
を形成し、蒸着リフトオフによりＴ型ゲートを形成する
と、蒸着の際のメタルの成長方向の問題により、ゲート
電極の下部の柱状部分と上部の幅広状部分との接合部３
６の埋め込み性が悪く、上下の接合が悪くなる。そのた
め、ゲートのはがれといったトラブルや、ゲート断面積
の低下によりゲート抵抗が大幅に増加する事による特性
劣化といった問題が生じてしまう。
【００１１】この問題への対策として、レジストの厚さ
やテーパー角の変更等が考えられてきたが、有効な対策
とはなっていない。
やテーパー角の変更等が考えられてきたが、有効な対策
とはなっていない。
【００１２】したがって本発明の目的は、ゲートのはが
れやゲート抵抗の増加を防止したＴ型ゲート電極を形成
する半導体装置の製造方法を提供することである。
れやゲート抵抗の増加を防止したＴ型ゲート電極を形成
する半導体装置の製造方法を提供することである。
【００１３】
【課題を解決するための手段】本発明の特徴は、半導体
基板の主面上に第１のレジストパターンを形成し、該第
１のレジストパターンを直接的もしくは間接的にマスク
にして該半導体基板の主面にリセスを形成する工程と、
前記第１のレジストパターンを用いたリフトオフ法によ
り前記リセスに第１の金属層からＴ型ゲート電極の下部
の柱状部分を形成する工程と、全面に酸化膜を堆積する
工程と、前記酸化膜上に第２のレジストパターンを形成
する工程と、前記第２のレジストパターンをマスクにし
て前記酸化膜をエッチングすることにより前記Ｔ型ゲー
ト電極の下部の柱状部分の頭部の箇所を露出させるよう
にその表面から内部に所定の深さを有する凹部を形成す
る工程と、前記酸化膜の前記凹部の底面より露出した前
記柱状部分の頭部の箇所に第２の金属層を堆積する工程
と、前記第２のレジストパターンを用いたリフトオフ法
により前記第２の金属層からなるＴ型ゲート電極の上部
の幅広状部分を形成する工程とを有して電界効果型半導
体装置のＴ型ゲート電極を形成する半導体装置の製造方
法にある。
基板の主面上に第１のレジストパターンを形成し、該第
１のレジストパターンを直接的もしくは間接的にマスク
にして該半導体基板の主面にリセスを形成する工程と、
前記第１のレジストパターンを用いたリフトオフ法によ
り前記リセスに第１の金属層からＴ型ゲート電極の下部
の柱状部分を形成する工程と、全面に酸化膜を堆積する
工程と、前記酸化膜上に第２のレジストパターンを形成
する工程と、前記第２のレジストパターンをマスクにし
て前記酸化膜をエッチングすることにより前記Ｔ型ゲー
ト電極の下部の柱状部分の頭部の箇所を露出させるよう
にその表面から内部に所定の深さを有する凹部を形成す
る工程と、前記酸化膜の前記凹部の底面より露出した前
記柱状部分の頭部の箇所に第２の金属層を堆積する工程
と、前記第２のレジストパターンを用いたリフトオフ法
により前記第２の金属層からなるＴ型ゲート電極の上部
の幅広状部分を形成する工程とを有して電界効果型半導
体装置のＴ型ゲート電極を形成する半導体装置の製造方
法にある。
【００１４】ここで前記第１のレジストパターンを前記
半導体基板の主面に直接被着して形成し、前記第１のレ
ジストパターンを直接的にマスクにして前記半導体基板
の主面に前記リセスを形成することができる。あるい
は、前記第１のレジストパターンを前記半導体基板の主
面に絶縁層を介して形成し、前記第１のレジストパター
ンを用いてサイドエッチにより該第１のレジストパター
ンの開口より大きい開口を有するパターンを前記絶縁層
に形成し、この絶縁層パターンをマスクにして用いて前
記半導体基板の主面に前記リセスを形成することによ
り、前記第１のレジストパターンを間接的にマスクにし
て前記半導体基板の主面にリセスを形成するようにする
こともできる。
半導体基板の主面に直接被着して形成し、前記第１のレ
ジストパターンを直接的にマスクにして前記半導体基板
の主面に前記リセスを形成することができる。あるい
は、前記第１のレジストパターンを前記半導体基板の主
面に絶縁層を介して形成し、前記第１のレジストパター
ンを用いてサイドエッチにより該第１のレジストパター
ンの開口より大きい開口を有するパターンを前記絶縁層
に形成し、この絶縁層パターンをマスクにして用いて前
記半導体基板の主面に前記リセスを形成することによ
り、前記第１のレジストパターンを間接的にマスクにし
て前記半導体基板の主面にリセスを形成するようにする
こともできる。
【００１５】また、前記第１のレジストパターンは電子
ビーム露光法によりパターンの形成を行ない、前記第２
のレジストパターンは光学露光法によりパターンの形成
を行なうことが好ましい。
ビーム露光法によりパターンの形成を行ない、前記第２
のレジストパターンは光学露光法によりパターンの形成
を行なうことが好ましい。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明を説
明する。
明する。
【００１７】図１および図２は本発明の第１の実施の形
態の製造方法を工程順に示す断面図である。
態の製造方法を工程順に示す断面図である。
【００１８】まず図１（Ａ）に示すように、ＧａＡｓ基
板１の主面に被着して電子露光用レジストを厚さが例え
ば０．３μｍ〜０．４μｍ程度に塗布し、その後の電子
ビーム露光、現像処理によりゲート長に相当する寸法
Ａ、例えば０．１５μｍの開口２Ｔを有する第１のレジ
ストパターン２を形成する。ゲート長は微細であり高精
度を必要とするからこのように電子ビーム露光法を用い
る。
板１の主面に被着して電子露光用レジストを厚さが例え
ば０．３μｍ〜０．４μｍ程度に塗布し、その後の電子
ビーム露光、現像処理によりゲート長に相当する寸法
Ａ、例えば０．１５μｍの開口２Ｔを有する第１のレジ
ストパターン２を形成する。ゲート長は微細であり高精
度を必要とするからこのように電子ビーム露光法を用い
る。
【００１９】その後、この第１のレジストパターン２を
マスクにして、例えばリン酸系エッチャントによりＧａ
Ａｓ基板１をエッチングし、幅が０．４μｍのリセス８
を形成する。
マスクにして、例えばリン酸系エッチャントによりＧａ
Ａｓ基板１をエッチングし、幅が０．４μｍのリセス８
を形成する。
【００２０】次に、図１（Ｂ）に示すように、第１のゲ
ート金属層３として例えばアルミ（Ａｌ）を膜厚０．２
μｍ蒸着する。
ート金属層３として例えばアルミ（Ａｌ）を膜厚０．２
μｍ蒸着する。
【００２１】次に、図１（Ｃ）に示すように、リフトオ
フ法により、第１のレジストパターンおよびその上の第
１のゲート金属層３を除去して、第１のレジストパター
ン２の開口２Ｔ内に残余していた第１のゲート金属層３
により、リセス８の底面に接続する、Ｔ型ゲート電極の
下部である柱状部分３Ｇを形成する。
フ法により、第１のレジストパターンおよびその上の第
１のゲート金属層３を除去して、第１のレジストパター
ン２の開口２Ｔ内に残余していた第１のゲート金属層３
により、リセス８の底面に接続する、Ｔ型ゲート電極の
下部である柱状部分３Ｇを形成する。
【００２２】次に、図１（Ｄ）に示すように、全面に絶
縁膜として例えばＣＶＤシリコン酸化膜４を膜厚１．０
μｍ堆積する。その後、光学露光用レジストを塗布し、
光学露光、現像処理によりＴ型ゲート電極の上部である
幅広状部分、すなわち、ひさし部分にあたる寸法Ｂが例
えば０．７μｍ〜０．８μｍの開口５Ｔを有する第２の
レジストパターン５を形成する。この寸法Ｂはゲート長
を決定する寸法Ａよりも精度を要求されないから、第２
のレジストパターン５のパターン形成はこのように生産
性のよい光学露光法を用いる。
縁膜として例えばＣＶＤシリコン酸化膜４を膜厚１．０
μｍ堆積する。その後、光学露光用レジストを塗布し、
光学露光、現像処理によりＴ型ゲート電極の上部である
幅広状部分、すなわち、ひさし部分にあたる寸法Ｂが例
えば０．７μｍ〜０．８μｍの開口５Ｔを有する第２の
レジストパターン５を形成する。この寸法Ｂはゲート長
を決定する寸法Ａよりも精度を要求されないから、第２
のレジストパターン５のパターン形成はこのように生産
性のよい光学露光法を用いる。
【００２３】次に、図２（Ａ）に示すように、第２のレ
ジストパターン５をマスクにしてＣＨＦ3 ガスで選択的
にドライエッチングを行ってＣＶＤシリコン酸化膜４に
凹部４Ｔを形成し、これによりゲート電極の下部である
柱状部分３の頭出しを行う。すなわち、柱状部分３の頭
部の箇所３Ｕを露出させる。
ジストパターン５をマスクにしてＣＨＦ3 ガスで選択的
にドライエッチングを行ってＣＶＤシリコン酸化膜４に
凹部４Ｔを形成し、これによりゲート電極の下部である
柱状部分３の頭出しを行う。すなわち、柱状部分３の頭
部の箇所３Ｕを露出させる。
【００２４】次に、図２（Ｂ）に示すように、Ｔ型ゲー
ト電極の上部である幅広状部分を形成するために、第２
のゲート金属層６として例えばアルミ（Ａｌ）を膜厚
０．８μｍ蒸着して、ゲート電極の下部の柱状部分３の
露出している頭部の箇所３Ｕと結合させる。
ト電極の上部である幅広状部分を形成するために、第２
のゲート金属層６として例えばアルミ（Ａｌ）を膜厚
０．８μｍ蒸着して、ゲート電極の下部の柱状部分３の
露出している頭部の箇所３Ｕと結合させる。
【００２５】次に、図２（Ｃ）に示すように、リフトオ
フ法により、第２のレジストパターン５およびその上の
第２のゲート金属層６を除去して、第１のレジストパタ
ーン２の開口２Ｔ内に残余していた第２のゲート金属層
６により、Ｔ型ゲート電極の上部である幅広状部分６Ｇ
を形成し、柱状部分３Ｇとともに全体としてＴ型ゲート
電極１０を構成する。
フ法により、第２のレジストパターン５およびその上の
第２のゲート金属層６を除去して、第１のレジストパタ
ーン２の開口２Ｔ内に残余していた第２のゲート金属層
６により、Ｔ型ゲート電極の上部である幅広状部分６Ｇ
を形成し、柱状部分３Ｇとともに全体としてＴ型ゲート
電極１０を構成する。
【００２６】この実施の形態のように、２段階でＴ型ゲ
ート電極を形成することにより、ゲート長が０．１μｍ
から０．２μｍと短いにもかかわらず、Ｔ型ゲート電極
の下部の柱状部分と上部のひさし状の幅広状部分との接
合部の埋め込み性の問題による、上下の接合の悪化とい
う問題は発生せず、ゲートはがれといったトラブルが無
くなった。さらに、ゲート抵抗については、従来方法の
約１／２に低減できた。
ート電極を形成することにより、ゲート長が０．１μｍ
から０．２μｍと短いにもかかわらず、Ｔ型ゲート電極
の下部の柱状部分と上部のひさし状の幅広状部分との接
合部の埋め込み性の問題による、上下の接合の悪化とい
う問題は発生せず、ゲートはがれといったトラブルが無
くなった。さらに、ゲート抵抗については、従来方法の
約１／２に低減できた。
【００２７】次に図３（Ａ）乃至（Ｃ）を参照して本発
明の第２の実施の形態の製造方法を工程順に示す断面図
である。
明の第２の実施の形態の製造方法を工程順に示す断面図
である。
【００２８】まず図３（Ａ）に示すように、ＧａＡｓ基
板１上に、例えば絶縁層としてＣＶＤシリコン酸化膜７
を０．５μｍ堆積する。その後、第１の実施の形態と同
様に第１のレジスト層にゲート長相当の開口２Ｔを有す
る第１のレジストパターン２を形成する。その後、この
第１のレジストパターン２をマスクとしてＣＶＤシリコ
ン酸化膜７をウエットエッチングによりサイドエッチを
行い、開口２Ｔより大きい開口７Ｔを形成する。その
後、このＣＶＤシリコン酸化膜７をマスクとしてリン酸
系エッチャントにより開口７Ｔ下のＧａＡｓ基板１の主
面部分に幅１．０μｍのリセス１８を形成する。このよ
うにこの実施の形態では、リセス１８の形成は、直接的
にはＣＶＤシリコン酸化膜７のパターンにより行なわ
れ、間接的には第１のレジストパターン２により行なわ
れる。
板１上に、例えば絶縁層としてＣＶＤシリコン酸化膜７
を０．５μｍ堆積する。その後、第１の実施の形態と同
様に第１のレジスト層にゲート長相当の開口２Ｔを有す
る第１のレジストパターン２を形成する。その後、この
第１のレジストパターン２をマスクとしてＣＶＤシリコ
ン酸化膜７をウエットエッチングによりサイドエッチを
行い、開口２Ｔより大きい開口７Ｔを形成する。その
後、このＣＶＤシリコン酸化膜７をマスクとしてリン酸
系エッチャントにより開口７Ｔ下のＧａＡｓ基板１の主
面部分に幅１．０μｍのリセス１８を形成する。このよ
うにこの実施の形態では、リセス１８の形成は、直接的
にはＣＶＤシリコン酸化膜７のパターンにより行なわ
れ、間接的には第１のレジストパターン２により行なわ
れる。
【００２９】次に図３（Ｂ），（Ｃ）に示すように、第
１の実施の形態と同様にして、Ｔ型ゲート電極を形成す
る。
１の実施の形態と同様にして、Ｔ型ゲート電極を形成す
る。
【００３０】このように寸法の大きいワイドレセス１８
を形成しなければならない場合、レジストを直接マスク
にするとレジストの変形等の問題が起こる。そのため、
レジストの下のシリコン酸化膜をマスクとしてリセスを
形成する。この第２の実施の形態では、そのような場合
でも、良好な形状のＴ型ゲート電極を形成できる。
を形成しなければならない場合、レジストを直接マスク
にするとレジストの変形等の問題が起こる。そのため、
レジストの下のシリコン酸化膜をマスクとしてリセスを
形成する。この第２の実施の形態では、そのような場合
でも、良好な形状のＴ型ゲート電極を形成できる。
【００３１】
【発明の効果】以上、説明したように本発明は、例えば
電子ビーム露光によるリフトオフゲート形成において、
２段階でＴ型ゲート電極を形成することにより、ゲート
長が０．２μｍ以下の場合に問題となるＴ型ゲート電極
の上下の接合の悪化の問題は発生しないで、ゲートのは
がれといったトラブルは発生しない。また、ゲート抵抗
については、従来方法の約１／２に低減できた。
電子ビーム露光によるリフトオフゲート形成において、
２段階でＴ型ゲート電極を形成することにより、ゲート
長が０．２μｍ以下の場合に問題となるＴ型ゲート電極
の上下の接合の悪化の問題は発生しないで、ゲートのは
がれといったトラブルは発生しない。また、ゲート抵抗
については、従来方法の約１／２に低減できた。
【図１】本発明の第１の実施の形態の半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図２】図１の続きの工程を順に示す断面図である。
【図３】本発明の第２の実施の形態の半導体装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図４】従来技術の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
１ ＧａＡｓ基板 ２ 第１のレジストパターン ２Ｔ 第１のレジストパターンの開口 ３ 第１のゲート金属層 ３Ｇ Ｔ型ゲート電極の下部である柱状部分 ３Ｕ Ｔ型ゲート電極の下部である柱状部分の頭部箇
所 ４ ＣＶＤシリコン酸化膜 ４Ｔ ＣＶＤシリコン酸化膜の凹部 ５ 第２のレジストパターン ５Ｔ 第２のレジストパターンの開口 ６ 第２のゲート金属層 ６Ｇ Ｔ型ゲート電極の上部である幅広状部分 ７ ＣＶＤシリコン酸化膜 ７Ｔ ＣＶＤシリコン酸化膜の開口 ８，１８ リセス １０ Ｔ型ゲート電極 ３１ ＧａＡｓ基板 ３２ 低感度レジストパターン ３２Ｔ 低感度レジストパターンの開口 ３３ 高感度レジストパターン ３３Ｔ 高感度レジストパターンの開口 ３４ リセス ３５ ゲート電極形成用金属層 ３５Ｇ Ｔ型ゲート電極
所 ４ ＣＶＤシリコン酸化膜 ４Ｔ ＣＶＤシリコン酸化膜の凹部 ５ 第２のレジストパターン ５Ｔ 第２のレジストパターンの開口 ６ 第２のゲート金属層 ６Ｇ Ｔ型ゲート電極の上部である幅広状部分 ７ ＣＶＤシリコン酸化膜 ７Ｔ ＣＶＤシリコン酸化膜の開口 ８，１８ リセス １０ Ｔ型ゲート電極 ３１ ＧａＡｓ基板 ３２ 低感度レジストパターン ３２Ｔ 低感度レジストパターンの開口 ３３ 高感度レジストパターン ３３Ｔ 高感度レジストパターンの開口 ３４ リセス ３５ ゲート電極形成用金属層 ３５Ｇ Ｔ型ゲート電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/51 H01L 29/872
Claims (4)
- 【請求項１】 半導体基板の主面上に第１のレジストパ
ターンを形成し、該第１のレジストパターンを直接的も
しくは間接的にマスクにして該半導体基板の主面にリセ
スを形成する工程と、前記第１のレジストパターンを用
いたリフトオフ法により前記リセスに第１の金属層から
Ｔ型ゲート電極の下部の柱状部分を形成する工程と、全
面に酸化膜を堆積する工程と、前記酸化膜上に第２のレ
ジストパターンを形成する工程と、前記第２のレジスト
パターンをマスクにして前記酸化膜をエッチングするこ
とにより前記Ｔ型ゲート電極の下部の柱状部分の頭部の
箇所を露出させるようにその表面から内部に所定の深さ
を有する凹部を形成する工程と、前記酸化膜の前記凹部
の底面より露出した前記柱状部分の頭部の箇所に第２の
金属層を堆積する工程と、前記第２のレジストパターン
を用いたリフトオフ法により前記第２の金属層からなる
Ｔ型ゲート電極の上部の幅広状部分を形成する工程とを
有して電界効果型半導体装置のＴ型ゲート電極を形成す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１のレジストパターンを前記半導
体基板の主面に直接被着して形成し、前記第１のレジス
トパターンを直接的にマスクにして前記半導体基板の主
面に前記リセスを形成することを特徴とする請求項１記
載の半導体装置の製造方法。 - 【請求項３】 前記第１のレジストパターンを前記半導
体基板の主面に絶縁層を介して形成し、前記第１のレジ
ストパターンを用いてサイドエッチにより該第１のレジ
ストパターンの開口より大きい開口を有するパターンを
前記絶縁層に形成し、この絶縁層パターンをマスクにし
て用いて前記半導体基板の主面に前記リセスを形成する
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項４】 前記第１のレジストパターンは電子ビー
ム露光法によりパターンの形成を行ない、前記第２のレ
ジストパターンは光学露光法によりパターンの形成を行
なうことを特徴とする請求項１記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1406596A JP2904094B2 (ja) | 1996-01-30 | 1996-01-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1406596A JP2904094B2 (ja) | 1996-01-30 | 1996-01-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09213929A JPH09213929A (ja) | 1997-08-15 |
| JP2904094B2 true JP2904094B2 (ja) | 1999-06-14 |
Family
ID=11850702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1406596A Expired - Fee Related JP2904094B2 (ja) | 1996-01-30 | 1996-01-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2904094B2 (ja) |
-
1996
- 1996-01-30 JP JP1406596A patent/JP2904094B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH09213929A (ja) | 1997-08-15 |
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