JPH02191348A - 半導体装置用電極の形成方法 - Google Patents
半導体装置用電極の形成方法Info
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- JPH02191348A JPH02191348A JP1090589A JP1090589A JPH02191348A JP H02191348 A JPH02191348 A JP H02191348A JP 1090589 A JP1090589 A JP 1090589A JP 1090589 A JP1090589 A JP 1090589A JP H02191348 A JPH02191348 A JP H02191348A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置用電極の形成方法に係り、特に半導
体基板と接する面積が微小でかつ配線抵抗の小さい電極
の形成方法に関する。
体基板と接する面積が微小でかつ配線抵抗の小さい電極
の形成方法に関する。
（従来の技術）
シ目ットキ障壁型電界効果トランジスタ （以下ＭＥＳ
ＦＥＴと略称する）は１通常第２図に断面図で示すよう
に、半絶縁性半導体基板１０１の１主面上に、高純度の
バッファ層１０２． ｎ形活性層１０３が積層して形成
され、このｎ形活性層上にオーム性接触して形成された
ソース電極１０４５、ドレイン電極１０４０および、シ
ョットキ接合からなるゲート電極１０４Ｇで構成されて
いる。かかるＭＥＳＦＥＴの高周波特性を向上させるた
めには、ゲート電極１０４Ｇの接合容量、および配線抵
抗を共に小さくすることが必要であり、近年この要望を
満たすゲート電極の構造として、第３図に断面図で示さ
れるように、断面形状がＴ字型のゲート電極１１４Ｇを
備えるＭＥＳＦＥＴの開発が進められている。
ＦＥＴと略称する）は１通常第２図に断面図で示すよう
に、半絶縁性半導体基板１０１の１主面上に、高純度の
バッファ層１０２． ｎ形活性層１０３が積層して形成
され、このｎ形活性層上にオーム性接触して形成された
ソース電極１０４５、ドレイン電極１０４０および、シ
ョットキ接合からなるゲート電極１０４Ｇで構成されて
いる。かかるＭＥＳＦＥＴの高周波特性を向上させるた
めには、ゲート電極１０４Ｇの接合容量、および配線抵
抗を共に小さくすることが必要であり、近年この要望を
満たすゲート電極の構造として、第３図に断面図で示さ
れるように、断面形状がＴ字型のゲート電極１１４Ｇを
備えるＭＥＳＦＥＴの開発が進められている。
上記従来のＴ字型の断面形状をもつゲート電極を備えた
ＮＩＥＳＦＩＩ！Ｔの形成方法を工程順に断面図で示す
第４図Ｃａ＞〜（ｄ）を参照して説明する。
ＮＩＥＳＦＩＩ！Ｔの形成方法を工程順に断面図で示す
第４図Ｃａ＞〜（ｄ）を参照して説明する。
半導体基板１０１の１主面上に、例えば５ｉｎ２からな
る薄膜１０５を一例として膜厚３０００人、レジスト膜
１０６を一例の膜厚７０００人に積層し、このレジスト
膜１０６に露光、現像処理を施して所定のパターンを有
する開孔１１６を形成する（第４図（ａ））、次に、上
記レジスト膜の開孔１１６を通して薄膜１０５にエツチ
ングを施し、この薄膜に開孔１１５を形成（第４図（ｂ
））シたのち、上記レジスト膜１０６に、上記薄膜の開
孔１１５を含む広い開孔１２６を形成する。ついで。
る薄膜１０５を一例として膜厚３０００人、レジスト膜
１０６を一例の膜厚７０００人に積層し、このレジスト
膜１０６に露光、現像処理を施して所定のパターンを有
する開孔１１６を形成する（第４図（ａ））、次に、上
記レジスト膜の開孔１１６を通して薄膜１０５にエツチ
ングを施し、この薄膜に開孔１１５を形成（第４図（ｂ
））シたのち、上記レジスト膜１０６に、上記薄膜の開
孔１１５を含む広い開孔１２６を形成する。ついで。
ゲート電極用金属膜１０７１例えばＡ１を全面に真空蒸
着する（第４図（ｃ））、さらに、リフトオフ法により
レジスト膜１０６上の金属＠ １０７、およびレジスト
膜１０６を除去することによってＴ字型の断面形状のゲ
ート電極１０７Ｇが形成される（第４図（ｄ））。
着する（第４図（ｃ））、さらに、リフトオフ法により
レジスト膜１０６上の金属＠ １０７、およびレジスト
膜１０６を除去することによってＴ字型の断面形状のゲ
ート電極１０７Ｇが形成される（第４図（ｄ））。
（発明が解決しようとする課題）
叙上の従来の形成方法では、レジスト膜１０６に形成さ
れた開孔１２６の寸法を薄膜１０５にどの程度忠実にパ
ターン転写できるかという問題がある６例えば薄膜１０
５のエツチングに際し、例えばふっ化アンモニウム水溶
液等の等方性のエツチング液でエツチングを施した場合
１ｗＩ膜の開孔１１５はレジスト膜の開孔１２６寸法に
薄膜１０５の膜厚の約２倍程の値を加えた開孔寸法にな
ってしまう、従ってゲート電極１０７Ｇの接合面積が広
がり接合容量の増加を招きＭＥＳＦＥＴの高周波特性を
劣化させてしまう。
れた開孔１２６の寸法を薄膜１０５にどの程度忠実にパ
ターン転写できるかという問題がある６例えば薄膜１０
５のエツチングに際し、例えばふっ化アンモニウム水溶
液等の等方性のエツチング液でエツチングを施した場合
１ｗＩ膜の開孔１１５はレジスト膜の開孔１２６寸法に
薄膜１０５の膜厚の約２倍程の値を加えた開孔寸法にな
ってしまう、従ってゲート電極１０７Ｇの接合面積が広
がり接合容量の増加を招きＭＥＳＦＥＴの高周波特性を
劣化させてしまう。
これに対し、イオンエツチングあるいは反応性イオンエ
ツチングなどの異方性エツチングを用いて薄膜１０５を
エツチングする方法もある。これらイオンを照射して薄
膜１０５をエツチングする方法は。
ツチングなどの異方性エツチングを用いて薄膜１０５を
エツチングする方法もある。これらイオンを照射して薄
膜１０５をエツチングする方法は。
レジスト膜１０６の開孔寸法を比較的忠実に薄膜１０５
にパターン転写できる利点があるものの、ＭＥＳＦＥＴ
の活性層１０３にダメージを及ぼすためＭＥＳＦＥＴの
特性劣化を招くという欠点があるため採用できない。
にパターン転写できる利点があるものの、ＭＥＳＦＥＴ
の活性層１０３にダメージを及ぼすためＭＥＳＦＥＴの
特性劣化を招くという欠点があるため採用できない。
また、上記実施例では、薄膜１０５がリフトオフ後もそ
のまま残ってしまう。薄膜１０５が誘電率の高い物質で
構成されている場合、Ｔ字型の断面形状をもったゲート
電極では、ゲート電ｖｉ１０７Ｇのひさしの部分と活性
層１０３との間に存在する寄生容量が無視出来なくなっ
ている。従って、薄膜１０５はゲート電極１０７Ｇを形
成抜法やかに除去することが望ましいが、ゲート電極１
０７Ｇに悪影響を与えず薄ｖＡ１０５を簡便な方法で除
去するには、薄膜１０５の選択自由度が少なくなるとい
う欠点がある。
のまま残ってしまう。薄膜１０５が誘電率の高い物質で
構成されている場合、Ｔ字型の断面形状をもったゲート
電極では、ゲート電ｖｉ１０７Ｇのひさしの部分と活性
層１０３との間に存在する寄生容量が無視出来なくなっ
ている。従って、薄膜１０５はゲート電極１０７Ｇを形
成抜法やかに除去することが望ましいが、ゲート電極１
０７Ｇに悪影響を与えず薄ｖＡ１０５を簡便な方法で除
去するには、薄膜１０５の選択自由度が少なくなるとい
う欠点がある。
（発明の構成〕
ｃａＷｉを解決するための手段）
本発明にかかる半導体装置用電極の形成方法は。
半導体基板上に第１のレジスト膜を被着し、これに露光
処理と現像処理を施し所定の開口部を有するパターンに
形成する工程と、金属または絶縁物よりなる薄膜を被着
し前記第１のレジスト膜の開口部以外の前記薄膜を除去
した後、全面に第２のレジスト膜を被着する工程と、前
記第２のレジスト膜に前工第１のレジスト膜の開口部を
含む開口部を形成する工程と、前記第２のレジスト膜の
開口部を通して前記薄膜をエツチング除去する工程と、
全面に金属膜を被着しその前記第２のレジスト股上にあ
る部分と、前記第２のレジスト膜および前記第１のレジ
スト膜を除去し前記半導体基板上に該金属膜でなるｆｆ
ｉ極を形成する工程を含むものである。
処理と現像処理を施し所定の開口部を有するパターンに
形成する工程と、金属または絶縁物よりなる薄膜を被着
し前記第１のレジスト膜の開口部以外の前記薄膜を除去
した後、全面に第２のレジスト膜を被着する工程と、前
記第２のレジスト膜に前工第１のレジスト膜の開口部を
含む開口部を形成する工程と、前記第２のレジスト膜の
開口部を通して前記薄膜をエツチング除去する工程と、
全面に金属膜を被着しその前記第２のレジスト股上にあ
る部分と、前記第２のレジスト膜および前記第１のレジ
スト膜を除去し前記半導体基板上に該金属膜でなるｆｆ
ｉ極を形成する工程を含むものである。
（作 用）
本発明は半導体装置用電極の形成において、半導体基板
と接する面積が微小でかつ配線抵抗の小さい電極のパタ
ーンが再現性良く形成できる。
と接する面積が微小でかつ配線抵抗の小さい電極のパタ
ーンが再現性良く形成できる。
（実施例）
以下１本発明の一実施例にかかる半導体装置用電極の形
成方法を工程順に示す第１図（ａ）〜（ｆ）を参照して
説明する。
成方法を工程順に示す第１図（ａ）〜（ｆ）を参照して
説明する。
半導体基板１０１の１主面上に第１のレジスト膜１１と
して、例えばポジタイプの電子線レジストＰＨＭＡ（ポ
リメチルメタアクリレート）を膜厚０．５μＩに形成し
、これに所定パターンに電子ビーム１２を照射する（第
１図（ａ））。次に、上記第１のレジスト膜１１を例え
ばＭＩＢＫ （メチルイソブチルケトン）とＩＰＡ （
イソプロピルアルコール）を容積比１：２に混合してな
る現像液を用いて現像し、この第１のレジスト膜１１に
０．３μｍの開孔１１ａを形成する（第１図（ｂ））。
して、例えばポジタイプの電子線レジストＰＨＭＡ（ポ
リメチルメタアクリレート）を膜厚０．５μＩに形成し
、これに所定パターンに電子ビーム１２を照射する（第
１図（ａ））。次に、上記第１のレジスト膜１１を例え
ばＭＩＢＫ （メチルイソブチルケトン）とＩＰＡ （
イソプロピルアルコール）を容積比１：２に混合してな
る現像液を用いて現像し、この第１のレジスト膜１１に
０．３μｍの開孔１１ａを形成する（第１図（ｂ））。
次に、全面に薄膜としてＳ ｉｏ２膜を−例のスパッタ
法で被着し、上記第１のレジスト膜１１上でこれに積層
し、第１のレジスト膜の上記開孔１１ａ部で半導体基板
１０１に被着する。ついで、反応性イオンエツチング法
（ＲＩＥ法）で第１のレジスト膜１１上部の薄膜を除去
し、第１のレジスト膜の開孔１１ａ内にのみ薄膜１２ａ
を残し、第２のレジスト膜２１として例えばＡＺ−１３
５０Ｊ （商品名、ヘキスト社１！りを膜厚１．５μｍ
に塗着する（第１図（ｅ））、上記第１のレジスト膜１
１上の薄膜１２を除去する目的は、薄膜１２と第１およ
び第２のレジスト膜１１．２１との熱膨張率の差により
亀裂の発生と密着性の低下を防止するためである１次に
第２のレジスト膜２１に露光現像処理を施し、第１のレ
ジスト膜の開孔１１ａを含む開孔１１ｂを形成後、この
開孔１１ｂを通して薄膜１２を例えばふっ化アンモニウ
ム水溶液でエツチング除去して半導体基板１０１上の複
層のレジスト膜によってＴ字型の断面形状をもった開孔
１１ｂが形成される（第１図（ｄ））、次に全面に金属
膜１３を被着した後、適当なレジスト剥離液例えばアセ
トンを用いてリフトオフを施し５断面形状がＴ字型の電
極パターンの一例のゲート電極１３Ｇが半導体基板１０
１上に形成される（第１図（ｆ））。
法で被着し、上記第１のレジスト膜１１上でこれに積層
し、第１のレジスト膜の上記開孔１１ａ部で半導体基板
１０１に被着する。ついで、反応性イオンエツチング法
（ＲＩＥ法）で第１のレジスト膜１１上部の薄膜を除去
し、第１のレジスト膜の開孔１１ａ内にのみ薄膜１２ａ
を残し、第２のレジスト膜２１として例えばＡＺ−１３
５０Ｊ （商品名、ヘキスト社１！りを膜厚１．５μｍ
に塗着する（第１図（ｅ））、上記第１のレジスト膜１
１上の薄膜１２を除去する目的は、薄膜１２と第１およ
び第２のレジスト膜１１．２１との熱膨張率の差により
亀裂の発生と密着性の低下を防止するためである１次に
第２のレジスト膜２１に露光現像処理を施し、第１のレ
ジスト膜の開孔１１ａを含む開孔１１ｂを形成後、この
開孔１１ｂを通して薄膜１２を例えばふっ化アンモニウ
ム水溶液でエツチング除去して半導体基板１０１上の複
層のレジスト膜によってＴ字型の断面形状をもった開孔
１１ｂが形成される（第１図（ｄ））、次に全面に金属
膜１３を被着した後、適当なレジスト剥離液例えばアセ
トンを用いてリフトオフを施し５断面形状がＴ字型の電
極パターンの一例のゲート電極１３Ｇが半導体基板１０
１上に形成される（第１図（ｆ））。
なお、上記実施例では薄膜１２としてスパッタ法で形成
したＳｉｎ、膜を用いたが他の形成方法、物質であって
も構わない０例えば、プラズマＣＶＤ法によって形成し
た窒化シリコン膜、真空蒸着法で形成した金あるいはチ
タニウムであっても良い。
したＳｉｎ、膜を用いたが他の形成方法、物質であって
も構わない０例えば、プラズマＣＶＤ法によって形成し
た窒化シリコン膜、真空蒸着法で形成した金あるいはチ
タニウムであっても良い。
また、レジスト膜、露光法についてもこの限りではない
。
。
さらに、第１のレジスト膜１１上の薄膜１２をエツチン
グ除去した後に、亀裂が発生しにくく密着状態も比較的
良好な物質例えばＡ１等の物質を第１のレジスト膜１１
と第２のレジスト膜２１との間に設は金属膜１３のリフ
トオフをより容易にさせてもよいことは勿論である。
グ除去した後に、亀裂が発生しにくく密着状態も比較的
良好な物質例えばＡ１等の物質を第１のレジスト膜１１
と第２のレジスト膜２１との間に設は金属膜１３のリフ
トオフをより容易にさせてもよいことは勿論である。
以上、述べたように本発明によれば、第１のレジスト膜
の開孔寸法で半導体基板と接する電極パターンの寸法が
決定される。従って、再現性良く容易に微細パターンの
形成が可能となる。そして、第１のレジスト膜の開孔が
簿膜によって保護されティるため、第２のレジスト膜の
露光現像処理で第１のレジスト膜の開孔は何も影響を受
けない。
の開孔寸法で半導体基板と接する電極パターンの寸法が
決定される。従って、再現性良く容易に微細パターンの
形成が可能となる。そして、第１のレジスト膜の開孔が
簿膜によって保護されティるため、第２のレジスト膜の
露光現像処理で第１のレジスト膜の開孔は何も影響を受
けない。
また１個々のレジスト膜の開孔は第１のレジスト膜の開
孔寸法が第２のレジスト膜の開孔寸法を超えない範囲で
任意に認定可能である。
孔寸法が第２のレジスト膜の開孔寸法を超えない範囲で
任意に認定可能である。
さらに、活性層へ与えるダメージがないこと、ゲート電
極のひさし部分（Ｔ字型断面の水平部分）と活性層との
間に薄膜が残らない利点もある。
極のひさし部分（Ｔ字型断面の水平部分）と活性層との
間に薄膜が残らない利点もある。
第１図（ａ）〜（ｆ）は本発明にかかる一実施例のＭＥ
ＳＦＥＴの電極形成方法を工程順に示すいずれも断面図
、第２図は従来のＭＥＳＦＥＴの断面図、第３図はＴ字
型断面形状の電極を有するＭＥＳＦＥＴの断面図、第４
図（ａ）〜体）は従来のＭＥＳＦＥＴの電極形成方法を
工程順に示すいずれも断面図である。 １１−−−−−−−−−−−一第１のレジスト膜１１ａ
−−−−−−−−＝−−（第１のレジスト膜の）開孔
１２−−−−−−−−−−−一薄膜 ２１−−−−−−−−−−−−第２のレジスト膜ｎｂ
−−−−−−−−−−−−（断面Ｔ字型の）開孔１３−
−−−−−−−−−−一金属膜 １３Ｇ−−−−−−−−−−−−ゲート電極代理人 弁
理士 大 胡 典 夫 ｔｏｔ；千地雌性亭幕ネ基板 ＃ａ：（ｊｌ、Ｉｎしシスト朋１→開札／Ｚａ：罫躾 ２Ｉ：篇２ｍＬ’；Ｘ？膜 第 図 （￥祷Ｉ） 第 図 １１４−Ｃｌ ： ケ−）ｔｋ（＠ｔ＠杖Ｔ＠＊＞第３
図 ｊｌ飴（レジスＹ声区の）開孔 第 ４ 図 ζ’１ｄ９ｆ） （１１）：（ｒｒｆｌ形−１ｆＴｔ君）Ｍ孔１３：金Ｊ
ｆｉ膜 第 図 （ンΦＺ） ／ｌ♂：（簿鰻の）閉孔 １０７Ｃｒ ： γ−ト＠ｊ；６Ｌ 第 図 （イ祷Ｚ）
ＳＦＥＴの電極形成方法を工程順に示すいずれも断面図
、第２図は従来のＭＥＳＦＥＴの断面図、第３図はＴ字
型断面形状の電極を有するＭＥＳＦＥＴの断面図、第４
図（ａ）〜体）は従来のＭＥＳＦＥＴの電極形成方法を
工程順に示すいずれも断面図である。 １１−−−−−−−−−−−一第１のレジスト膜１１ａ
−−−−−−−−＝−−（第１のレジスト膜の）開孔
１２−−−−−−−−−−−一薄膜 ２１−−−−−−−−−−−−第２のレジスト膜ｎｂ
−−−−−−−−−−−−（断面Ｔ字型の）開孔１３−
−−−−−−−−−−一金属膜 １３Ｇ−−−−−−−−−−−−ゲート電極代理人 弁
理士 大 胡 典 夫 ｔｏｔ；千地雌性亭幕ネ基板 ＃ａ：（ｊｌ、Ｉｎしシスト朋１→開札／Ｚａ：罫躾 ２Ｉ：篇２ｍＬ’；Ｘ？膜 第 図 （￥祷Ｉ） 第 図 １１４−Ｃｌ ： ケ−）ｔｋ（＠ｔ＠杖Ｔ＠＊＞第３
図 ｊｌ飴（レジスＹ声区の）開孔 第 ４ 図 ζ’１ｄ９ｆ） （１１）：（ｒｒｆｌ形−１ｆＴｔ君）Ｍ孔１３：金Ｊ
ｆｉ膜 第 図 （ンΦＺ） ／ｌ♂：（簿鰻の）閉孔 １０７Ｃｒ ： γ−ト＠ｊ；６Ｌ 第 図 （イ祷Ｚ）
Claims (1)
- 半導体基板上に第１のレジスト膜を被着し、これに露光
処理と現像処理を施し所定の開口部を有するパターンに
形成する工程と、金属または絶縁物よりなる薄膜を被着
し前記第１のレジスト膜の開口部以外の前記薄膜を除去
した後、全面に第２のレジスト膜を被着する工程と、前
記第２のレジスト膜に前記第１のレジスト膜の開口部を
含む開口部を形成する工程と、前記第２のレジスト膜の
開口部を通して前記薄膜をエッチング除去する工程と、
全面に金属膜を被着しその前記第２のレジスト膜上にあ
る部分と、前記第２のレジスト膜および前記第１のレジ
スト膜を除去し前記半導体基板上に該金属膜でなる電極
を形成する工程とを含む半導体装置用電極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090589A JP2752119B2 (ja) | 1989-01-19 | 1989-01-19 | 半導体装置用電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090589A JP2752119B2 (ja) | 1989-01-19 | 1989-01-19 | 半導体装置用電極の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02191348A true JPH02191348A (ja) | 1990-07-27 |
| JP2752119B2 JP2752119B2 (ja) | 1998-05-18 |
Family
ID=11763304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1090589A Expired - Lifetime JP2752119B2 (ja) | 1989-01-19 | 1989-01-19 | 半導体装置用電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2752119B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5288654A (en) * | 1990-12-26 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Method of making a mushroom-shaped gate electrode of semiconductor device |
| US6270929B1 (en) * | 2000-07-20 | 2001-08-07 | Advanced Micro Devices, Inc. | Damascene T-gate using a relacs flow |
| US7008832B1 (en) | 2000-07-20 | 2006-03-07 | Advanced Micro Devices, Inc. | Damascene process for a T-shaped gate electrode |
-
1989
- 1989-01-19 JP JP1090589A patent/JP2752119B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5288654A (en) * | 1990-12-26 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Method of making a mushroom-shaped gate electrode of semiconductor device |
| US6270929B1 (en) * | 2000-07-20 | 2001-08-07 | Advanced Micro Devices, Inc. | Damascene T-gate using a relacs flow |
| US7008832B1 (en) | 2000-07-20 | 2006-03-07 | Advanced Micro Devices, Inc. | Damascene process for a T-shaped gate electrode |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2752119B2 (ja) | 1998-05-18 |
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