JPH05175243A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05175243A JPH05175243A JP34380691A JP34380691A JPH05175243A JP H05175243 A JPH05175243 A JP H05175243A JP 34380691 A JP34380691 A JP 34380691A JP 34380691 A JP34380691 A JP 34380691A JP H05175243 A JPH05175243 A JP H05175243A
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- layer
- gate electrode
- electrode
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Abstract
(57)【要約】 （修正有）
【目的】 能動層表面が絶縁膜のストレスに影響され
ず、またゲート電極の寄生容量の低減が図れる短ゲート
長のＴ型ＧａＡｓ ＭＥＳＦＥＴの製造方法を提供す
る。 【構成】 半導体層１，２上にソース電極３ｓとドレイ
ン電極３ｄを形成する工程と、第一の絶縁層４とこれよ
りもエッチングレートの小なる第二の絶縁層５を積層す
る工程と、前記第二の絶縁層上にレジスト層６を被着し
これに所望のゲート長の窓を設けたマスクによって第二
の絶縁層に開孔する工程と、前記レジスト層の窓を広げ
たのちソース電極とドレイン電極の対抗面間の第一の絶
縁層を全部除去する工程と、ゲート電極用金属層を被着
し、前記レジスト層をマスクとしてリフトオフ法により
Ｔ型ゲート電極７を形成する工程を含む。
ず、またゲート電極の寄生容量の低減が図れる短ゲート
長のＴ型ＧａＡｓ ＭＥＳＦＥＴの製造方法を提供す
る。 【構成】 半導体層１，２上にソース電極３ｓとドレイ
ン電極３ｄを形成する工程と、第一の絶縁層４とこれよ
りもエッチングレートの小なる第二の絶縁層５を積層す
る工程と、前記第二の絶縁層上にレジスト層６を被着し
これに所望のゲート長の窓を設けたマスクによって第二
の絶縁層に開孔する工程と、前記レジスト層の窓を広げ
たのちソース電極とドレイン電極の対抗面間の第一の絶
縁層を全部除去する工程と、ゲート電極用金属層を被着
し、前記レジスト層をマスクとしてリフトオフ法により
Ｔ型ゲート電極７を形成する工程を含む。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタの
製造方法に係り、特にＴ型ゲート電極を有する電界効果
トランジスタの製造方法に関する。
製造方法に係り、特にＴ型ゲート電極を有する電界効果
トランジスタの製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓ電界効果トランジスタ（以下Ｇ
ａＡｓ ＭＥＳ（ＭＥｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）ＦＥＴと略す）は優れた高周波特性を有するマイ
クロ波通信機器に広く用いられている。ＧａＡｓ ＭＥ
ＳＦＥＴの高周波特性を向上させるためには、ゲート長
の短縮が最も有効であり、近年では例えばゲート長０．
１μｍの製品まで登場するようになってきている。この
ようなゲート長の非常に短いＧａＡｓ ＭＥＳＦＥＴに
おいては、単にゲート長を短くするだけではゲート抵抗
の増大を招くことになり、期待するほどの効果を上げる
ことができないため、いわゆるＴ型ゲート構造が採用さ
れている。
ａＡｓ ＭＥＳ（ＭＥｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）ＦＥＴと略す）は優れた高周波特性を有するマイ
クロ波通信機器に広く用いられている。ＧａＡｓ ＭＥ
ＳＦＥＴの高周波特性を向上させるためには、ゲート長
の短縮が最も有効であり、近年では例えばゲート長０．
１μｍの製品まで登場するようになってきている。この
ようなゲート長の非常に短いＧａＡｓ ＭＥＳＦＥＴに
おいては、単にゲート長を短くするだけではゲート抵抗
の増大を招くことになり、期待するほどの効果を上げる
ことができないため、いわゆるＴ型ゲート構造が採用さ
れている。
【０００３】以下に従来のＴ型ゲート構造を有する一例
のＧａＡｓ ＭＥＳＦＥＴの製造方法について、図３お
よび図４によって説明する。
のＧａＡｓ ＭＥＳＦＥＴの製造方法について、図３お
よび図４によって説明する。
【０００４】半絶縁性半導体基板１における一方の主面
側の能動層２上にソース電極３ｓとドレイン電極３ｄを
形成した後、化学気相成長（ＣＶＤ）法により第一の絶
縁膜１４、例えばＳｉＯ2 膜を膜厚３０００オングスト
ロームに形成する。次いでフォトレジスト膜１６を被着
し、ゲート電極形成予定部に一例として０．３μｍの窓
１６ａを形成する。前記フォトレジスト膜１６をマスク
として第１の絶縁膜１４にリアクティブイオンエッチン
グ法（ＲＩＥ）によりエッチングを施し、０．３μｍの
開孔１４ａを設ける（図３（ａ））。
側の能動層２上にソース電極３ｓとドレイン電極３ｄを
形成した後、化学気相成長（ＣＶＤ）法により第一の絶
縁膜１４、例えばＳｉＯ2 膜を膜厚３０００オングスト
ロームに形成する。次いでフォトレジスト膜１６を被着
し、ゲート電極形成予定部に一例として０．３μｍの窓
１６ａを形成する。前記フォトレジスト膜１６をマスク
として第１の絶縁膜１４にリアクティブイオンエッチン
グ法（ＲＩＥ）によりエッチングを施し、０．３μｍの
開孔１４ａを設ける（図３（ａ））。
【０００５】次に、前記フォトレジスト膜１６に、前記
第１の絶縁膜１４に設けられた窓１４ａを含みこれを拡
げた幅０．６μｍの窓１６ｂを形成する（図３
（ｂ））。
第１の絶縁膜１４に設けられた窓１４ａを含みこれを拡
げた幅０．６μｍの窓１６ｂを形成する（図３
（ｂ））。
【０００６】次に、ゲート電極用金属、例えばチタン、
白金、金（Ｔｉ／Ｐｔ／Ａｕ）を蒸着した後リフトオフ
法を用いてＴ型ゲート電極１７を形成する（図４）。
白金、金（Ｔｉ／Ｐｔ／Ａｕ）を蒸着した後リフトオフ
法を用いてＴ型ゲート電極１７を形成する（図４）。
【０００７】
【発明が解決しようとする課題】上記製造方法によりＴ
型ゲートＧａＡｓ ＭＥＳＦＥＴは、いわゆるゲート長
は０．３μｍと短いが、ゲート電極上部では、その幅は
０．６μｍであるのでゲート抵抗は十分小さい。しかし
ながら、本製造方法によるＧａＡｓ ＭＥＳＦＥＴにお
いては以下にあげる問題点がある。まず第一に、例えば
０．３μｍのように微細なゲート長を実現するために、
いわゆるサイドエッチングを抑制できるＲＩＥ法を用い
ているが、このＲＩＥ法によるエッチングではゲート形
成領域の能動層表面にイオンダメージを与え、ＧａＡｓ
ＭＥＳＦＥＴの高周波特性を劣化させる。第二に、Ｔ
型ゲート電極を形成するための絶縁膜が能動層上に残存
するため、この膜を厚くすると、ストレスの影響を受け
ＦＥＴの高周波特性に悪影響を与え、一方この膜を薄く
すると、ゲート電極上部のオーバハング部分と能動層と
の間に発生する寄生容量が大きくなりＦＥＴの高周波特
性を劣化させることになる。以上に述べた問題は絶縁膜
を除去することにより解決できるものと考えられるが、
ゲート電極を形成した後に絶縁膜を除去しようとして
も、適当な手段が現実にはない。すなわち、ウエットエ
ッチングで絶縁膜を除去しようとしても、ゲート電極チ
タンが同時にエッチングされるし、ケミカルドライエッ
チングのようなドライエッチングでは、能動層表面がプ
ラズマに長時間さらされることにより、ダメージを受け
高周波特性の劣化を招く。
型ゲートＧａＡｓ ＭＥＳＦＥＴは、いわゆるゲート長
は０．３μｍと短いが、ゲート電極上部では、その幅は
０．６μｍであるのでゲート抵抗は十分小さい。しかし
ながら、本製造方法によるＧａＡｓ ＭＥＳＦＥＴにお
いては以下にあげる問題点がある。まず第一に、例えば
０．３μｍのように微細なゲート長を実現するために、
いわゆるサイドエッチングを抑制できるＲＩＥ法を用い
ているが、このＲＩＥ法によるエッチングではゲート形
成領域の能動層表面にイオンダメージを与え、ＧａＡｓ
ＭＥＳＦＥＴの高周波特性を劣化させる。第二に、Ｔ
型ゲート電極を形成するための絶縁膜が能動層上に残存
するため、この膜を厚くすると、ストレスの影響を受け
ＦＥＴの高周波特性に悪影響を与え、一方この膜を薄く
すると、ゲート電極上部のオーバハング部分と能動層と
の間に発生する寄生容量が大きくなりＦＥＴの高周波特
性を劣化させることになる。以上に述べた問題は絶縁膜
を除去することにより解決できるものと考えられるが、
ゲート電極を形成した後に絶縁膜を除去しようとして
も、適当な手段が現実にはない。すなわち、ウエットエ
ッチングで絶縁膜を除去しようとしても、ゲート電極チ
タンが同時にエッチングされるし、ケミカルドライエッ
チングのようなドライエッチングでは、能動層表面がプ
ラズマに長時間さらされることにより、ダメージを受け
高周波特性の劣化を招く。
【０００８】本発明は、上記事情を考慮してなされたも
ので、能動層表面が絶縁膜のストレスに影響されず、ま
たゲート電極の寄生容量の低減が図れる短ゲート長のＴ
型ＧａＡｓ ＭＥＳＦＥＴの製造方法を提供することを
目的とする。
ので、能動層表面が絶縁膜のストレスに影響されず、ま
たゲート電極の寄生容量の低減が図れる短ゲート長のＴ
型ＧａＡｓ ＭＥＳＦＥＴの製造方法を提供することを
目的とする。
【０００９】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明に係る半導体装置の製造方法は、半導体層
上にソース電極とドレイン電極を形成する工程と、第一
の絶縁層とこれよりもエッチングレートの小なる第二の
絶縁層を積層し被着する工程と、前記第二の絶縁層上に
レジスト層を被着しこれに所望のゲート長の窓を設けた
マスクによって第二の絶縁層に開孔する工程と、前記レ
ジスト層の窓を広げたのちソース電極とドレイン電極の
対抗面を含む垂直面間の第一の絶縁層を全部除去する工
程と、ゲート電極用金属層を被着し、前記レジスト層を
マスクとしてリフトオフ法によりＴ型ゲート電極を形成
する工程を含みショットキ接合型電界効果トランジスタ
を形成するものである。
めに、本発明に係る半導体装置の製造方法は、半導体層
上にソース電極とドレイン電極を形成する工程と、第一
の絶縁層とこれよりもエッチングレートの小なる第二の
絶縁層を積層し被着する工程と、前記第二の絶縁層上に
レジスト層を被着しこれに所望のゲート長の窓を設けた
マスクによって第二の絶縁層に開孔する工程と、前記レ
ジスト層の窓を広げたのちソース電極とドレイン電極の
対抗面を含む垂直面間の第一の絶縁層を全部除去する工
程と、ゲート電極用金属層を被着し、前記レジスト層を
マスクとしてリフトオフ法によりＴ型ゲート電極を形成
する工程を含みショットキ接合型電界効果トランジスタ
を形成するものである。
【００１０】
【作用】本発明にかかるＧａＡｓ ＭＥＳＦＥＴの製造
方法によれば、ソース・ドレイン間の絶縁膜が取り除か
れているため、ゲート電極と能動層の間に生ずる寄生容
量が小さく押さえられる。また、能動層が絶縁膜から受
けるストレスが小さい。さらに、ゲート形成時のＲＩＥ
工程で直接イオンによる能動層のダメージがない。
方法によれば、ソース・ドレイン間の絶縁膜が取り除か
れているため、ゲート電極と能動層の間に生ずる寄生容
量が小さく押さえられる。また、能動層が絶縁膜から受
けるストレスが小さい。さらに、ゲート形成時のＲＩＥ
工程で直接イオンによる能動層のダメージがない。
【００１１】
【実施例】以下、本発明に係るＧａＡｓ ＭＥＳＦＥＴ
の製造方法について図１、および図２を参照して説明す
る。
の製造方法について図１、および図２を参照して説明す
る。
【００１２】半絶縁性半導体基板１の一主面にイオン注
入法によって選択的に形成された能動層２上にリフトオ
フ法を用いて一例の金・ゲルマニウム（ＡｕＧｅ）、白
金（Ｐｔ）からなるオーミック性のソース電極３ｓとド
レイン電極３ｄを形成する。次にＣＶＤ法によって第一
の絶縁膜４例えばＳｉＯ2 膜を膜厚３０００オングスト
ロームに、また第二の絶縁膜５、例えばＳｉＮx 膜をプ
ラズマＣＶＤ法にて膜厚２０００オングストロームを積
層して形成する。次にフォトレジスト層６を被着し、ゲ
ート電極形成予定域に一例として０．３μｍの窓６ａを
形成する。前記窓６ａが形成されたフォトレジスト層６
をマスクとしてＲＩＥ法により第二の絶縁膜５にエッチ
ングを施して開孔５ａを形成する（図１（ａ））。
入法によって選択的に形成された能動層２上にリフトオ
フ法を用いて一例の金・ゲルマニウム（ＡｕＧｅ）、白
金（Ｐｔ）からなるオーミック性のソース電極３ｓとド
レイン電極３ｄを形成する。次にＣＶＤ法によって第一
の絶縁膜４例えばＳｉＯ2 膜を膜厚３０００オングスト
ロームに、また第二の絶縁膜５、例えばＳｉＮx 膜をプ
ラズマＣＶＤ法にて膜厚２０００オングストロームを積
層して形成する。次にフォトレジスト層６を被着し、ゲ
ート電極形成予定域に一例として０．３μｍの窓６ａを
形成する。前記窓６ａが形成されたフォトレジスト層６
をマスクとしてＲＩＥ法により第二の絶縁膜５にエッチ
ングを施して開孔５ａを形成する（図１（ａ））。
【００１３】次に前記フォトレジスト層６に（前記第二
の絶縁膜５の）開孔５ａを含みこれを拡げた幅０．６μ
ｍの窓６ｂを形成する（図１（ｂ））。
の絶縁膜５の）開孔５ａを含みこれを拡げた幅０．６μ
ｍの窓６ｂを形成する（図１（ｂ））。
【００１４】次に前記第二の絶縁膜５をマスクとしてそ
の開孔５ａを通して弗化アンモニウム液を用い、能動層
２上にあり、かつソース電極３ｓとドレイン電極３ｄの
対向面を含む垂直面間の第一の絶縁膜４をすべてエッチ
ング除去する。なお、このとき第二の絶縁膜５はほとん
どエッチングされない（図２（ａ））。
の開孔５ａを通して弗化アンモニウム液を用い、能動層
２上にあり、かつソース電極３ｓとドレイン電極３ｄの
対向面を含む垂直面間の第一の絶縁膜４をすべてエッチ
ング除去する。なお、このとき第二の絶縁膜５はほとん
どエッチングされない（図２（ａ））。
【００１５】次にゲート電極用金属、例えばチタン、白
金、金（Ｔｉ／Ｐｔ／Ａｕ）を蒸着し、リフトオフ法に
よってＴ型ゲート電極７を形成する（図２（ｂ））。
金、金（Ｔｉ／Ｐｔ／Ａｕ）を蒸着し、リフトオフ法に
よってＴ型ゲート電極７を形成する（図２（ｂ））。
【００１６】前記一実施例のＧａＡｓ ＭＥＳＦＥＴの
製造方法によれば、ソース・ドレイン両電極間の第１の
絶縁膜（ＳｉＯ2 膜）が除去されているため、ゲート電
極と能動層の間に生じる寄生容量は小さく押さえられ
る。また、能動層に直接絶縁膜が被着されていないため
絶縁膜からうけるストレスが押さえられる。さらに、微
細なゲート形成のために必要ＲＩＥ工程は第１の絶縁膜
（ＳｉＯ2 ）上の第２の絶縁膜（ＳｉＮx ）に対しての
み行われるため、イオンによって直接能動層が叩かれる
ことなく、従って能動層にダメージが生じない等の利点
がある。
製造方法によれば、ソース・ドレイン両電極間の第１の
絶縁膜（ＳｉＯ2 膜）が除去されているため、ゲート電
極と能動層の間に生じる寄生容量は小さく押さえられ
る。また、能動層に直接絶縁膜が被着されていないため
絶縁膜からうけるストレスが押さえられる。さらに、微
細なゲート形成のために必要ＲＩＥ工程は第１の絶縁膜
（ＳｉＯ2 ）上の第２の絶縁膜（ＳｉＮx ）に対しての
み行われるため、イオンによって直接能動層が叩かれる
ことなく、従って能動層にダメージが生じない等の利点
がある。
【００１７】
【発明の効果】以上述べたように本発明によれば、能動
層がＲＩＥによるダメージを受けることがなく、またＴ
型ゲートの寄生容量が小さく押さえられるために、高周
波特性の優れたＧａＡｓ ＭＥＳＦＥＴを実現できる。
層がＲＩＥによるダメージを受けることがなく、またＴ
型ゲートの寄生容量が小さく押さえられるために、高周
波特性の優れたＧａＡｓ ＭＥＳＦＥＴを実現できる。
【図１】（ａ），（ｂ）は本発明の一実施例に係るＴ型
ゲート電極構造のＧａＡｓ ＭＥＳＦＥＴの製造方法に
つき工程順に示すいずれも断面図、
ゲート電極構造のＧａＡｓ ＭＥＳＦＥＴの製造方法に
つき工程順に示すいずれも断面図、
【図２】（ａ），（ｂ）は本発明の一実施例に係るＴ型
ゲート電極構造のＧａＡｓ ＭＥＳＦＥＴの製造方法に
つき図１に引続き工程順に示すいずれも断面図、
ゲート電極構造のＧａＡｓ ＭＥＳＦＥＴの製造方法に
つき図１に引続き工程順に示すいずれも断面図、
【図３】（ａ），（ｂ）は従来例のＧａＡｓ ＭＥＳＦ
ＥＴの製造方法につき工程順に示すいずれも断面図、
ＥＴの製造方法につき工程順に示すいずれも断面図、
【図４】従来例のＧａＡｓ ＭＥＳＦＥＴの製造方法に
つき図３に引続き工程順に示す断面図。
つき図３に引続き工程順に示す断面図。
１ 半導体基板 ２ 能動層 ３ｓ ソース電極 ３ｄ ドレイン電極 ４，１４ 第１の絶縁膜（ＳｉＯ2 膜） ５ 第２の絶縁膜（ＳｉＮx 膜） ６，１６ レジスト層 ４ａ，１４ａ 第１の絶縁層の開孔 ５ａ 第２の絶縁膜の開孔 ６ａ，６ｂ，１６ａ レジスト層の窓 ７，１７ ゲート電極
Claims (1)
- 【請求項１】 半導体層上にソース電極とドレイン電極
を形成する工程と、第一の絶縁層とこれよりもエッチン
グレートの小なる第二の絶縁層を積層し被着する工程
と、前記第二の絶縁層上にレジスト層を被着しこれに所
望のゲート長の窓を設けたマスクによって第二の絶縁層
に開孔する工程と、前記レジスト層の窓を広げたのちソ
ース電極とドレイン電極の対抗面を含む垂直面間の第一
の絶縁層を全部除去する工程と、ゲート電極用金属層を
被着し、前記レジスト層をマスクとしてリフトオフ法に
よりＴ型ゲート電極を形成する工程を含みショットキ接
合型電界効果トランジスタを形成する半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34380691A JPH05175243A (ja) | 1991-12-26 | 1991-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34380691A JPH05175243A (ja) | 1991-12-26 | 1991-12-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175243A true JPH05175243A (ja) | 1993-07-13 |
Family
ID=18364379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34380691A Pending JPH05175243A (ja) | 1991-12-26 | 1991-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175243A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110707150A (zh) * | 2019-11-13 | 2020-01-17 | 中国电子科技集团公司第十三研究所 | 一种双t型纳米栅及其制备方法 |
| CN110767657A (zh) * | 2018-07-25 | 2020-02-07 | 爱思开海力士有限公司 | 半导体装置及半导体装置的制造方法 |
-
1991
- 1991-12-26 JP JP34380691A patent/JPH05175243A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110767657A (zh) * | 2018-07-25 | 2020-02-07 | 爱思开海力士有限公司 | 半导体装置及半导体装置的制造方法 |
| CN110767657B (zh) * | 2018-07-25 | 2023-12-12 | 爱思开海力士有限公司 | 半导体装置及半导体装置的制造方法 |
| US11871568B2 (en) | 2018-07-25 | 2024-01-09 | SK Hynix Inc. | Semiconductor device |
| CN110707150A (zh) * | 2019-11-13 | 2020-01-17 | 中国电子科技集团公司第十三研究所 | 一种双t型纳米栅及其制备方法 |
| CN110707150B (zh) * | 2019-11-13 | 2023-06-27 | 中国电子科技集团公司第十三研究所 | 一种双t型纳米栅及其制备方法 |
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