JPS61156887A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS61156887A JPS61156887A JP27635284A JP27635284A JPS61156887A JP S61156887 A JPS61156887 A JP S61156887A JP 27635284 A JP27635284 A JP 27635284A JP 27635284 A JP27635284 A JP 27635284A JP S61156887 A JPS61156887 A JP S61156887A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は遮断周波数の向上と高利得化を実現した電界効
果トランジスタの製造方法に関する。
果トランジスタの製造方法に関する。
マイクロ波の周波数帯域で使用する増幅器としてキャリ
アの易動度の大きなガリウム砒素（ＧａＡｓ）化合物半
導体を使用した電界効果トランジスタが使用されている
。
アの易動度の大きなガリウム砒素（ＧａＡｓ）化合物半
導体を使用した電界効果トランジスタが使用されている
。
ここでトランジスタの必要条件は使用に当たってなるべ
く雑音の発生が少なく、また高利得が得られることであ
り、これを達成したトランジスタの実用化が要望されて
いる。
く雑音の発生が少なく、また高利得が得られることであ
り、これを達成したトランジスタの実用化が要望されて
いる。
従来の電界効果トランジスタ（以下略してＦＥＴ）の構
造は第２図に示すようにＧ、ｋＡｓ基板１の上にバッフ
ァ層２が更にその上に活性層３がそれぞれエピタキシャ
ル成長法で形成されており、この活性層３をリセス（ｒ
ｅｃｅｓｓ） してチャネル４を形成すると共に、この
上にゲート電極５を、またこれを挟んでソース電極６と
ドレイン電極７とがパターン形成されている。
造は第２図に示すようにＧ、ｋＡｓ基板１の上にバッフ
ァ層２が更にその上に活性層３がそれぞれエピタキシャ
ル成長法で形成されており、この活性層３をリセス（ｒ
ｅｃｅｓｓ） してチャネル４を形成すると共に、この
上にゲート電極５を、またこれを挟んでソース電極６と
ドレイン電極７とがパターン形成されている。
ここで本発明に係るＦＥＴの場合、活性層３は２〜４
Ｘ １０ ”ａｔｏｍｓ／ｃａ＋３程度の不純物濃度を
もち、また厚さは約６．５μｍ程度に作られている。
Ｘ １０ ”ａｔｏｍｓ／ｃａ＋３程度の不純物濃度を
もち、また厚さは約６．５μｍ程度に作られている。
そしてゲート電極５はアルミニウム（ＡＩ）などで形成
してショットキ接合がとられており、一方ソース電極６
とドレイン電極７の材料には金（Ａｕ）などが用いられ
活性層３とは金・ゲルマニウム（Ａｕ−Ｇｅ）の合金層
を介して接するなどの方法でオーミック接触が保たれて
いる。
してショットキ接合がとられており、一方ソース電極６
とドレイン電極７の材料には金（Ａｕ）などが用いられ
活性層３とは金・ゲルマニウム（Ａｕ−Ｇｅ）の合金層
を介して接するなどの方法でオーミック接触が保たれて
いる。
かかるＧａＡｓ ＦＥＴにおいてゲート電極５をソース
電極６の側に片寄せした方が電気的特性が向上すること
が知られている。
電極６の側に片寄せした方が電気的特性が向上すること
が知られている。
すなわちＦＥＴは一般にソース接地で駆動させているの
でゲート電極５をソース電極６の側に片寄せすることに
よって等個直列抵抗が減少し、それによりトランスコン
ダクタンス（Ｇ１１）が大きくなり、その結果として遮
断周波数（Ｆ ｔ）が上昇する。
でゲート電極５をソース電極６の側に片寄せすることに
よって等個直列抵抗が減少し、それによりトランスコン
ダクタンス（Ｇ１１）が大きくなり、その結果として遮
断周波数（Ｆ ｔ）が上昇する。
然し、活性層をリセスしたチャネル４の幅は１〜１．５
μｍと狭く、この狭いリセスの部分に幅が約０．５μｍ
のゲート電極５を片寄せてパターン形成するのは容易で
はない。
μｍと狭く、この狭いリセスの部分に幅が約０．５μｍ
のゲート電極５を片寄せてパターン形成するのは容易で
はない。
そこで従来は第３図に示すように活性層３の上にスピン
コード法によりレジスト層１９を設け、これを選択エツ
チングして窓開けをし、化学エツチングでリセス８を形
成した後、ゲート電極５をパターン形成する段階で、ゲ
ート金属９を斜めから蒸着したり、或いは第４図に示す
ように電子ビームリソグラフィによりレジスト層１９を
左右非対称に形成し、これを化学エツチングしてリセス
８を作り、引き続いてゲート金属９の蒸着を行うことに
よりソース電極側に片寄せた位置にゲートの形成を行っ
ていた。
コード法によりレジスト層１９を設け、これを選択エツ
チングして窓開けをし、化学エツチングでリセス８を形
成した後、ゲート電極５をパターン形成する段階で、ゲ
ート金属９を斜めから蒸着したり、或いは第４図に示す
ように電子ビームリソグラフィによりレジスト層１９を
左右非対称に形成し、これを化学エツチングしてリセス
８を作り、引き続いてゲート金属９の蒸着を行うことに
よりソース電極側に片寄せた位置にゲートの形成を行っ
ていた。
然し、前者の斜め蒸着法はゲート金属が斜めに入射され
るために蒸着量が少なく、そのためゲート抵抗の増大が
避けられず、また後者は電子ビームの描画速度が遅いた
めに処理量（スルーブツト）が上がらないと云う問題が
ある。
るために蒸着量が少なく、そのためゲート抵抗の増大が
避けられず、また後者は電子ビームの描画速度が遅いた
めに処理量（スルーブツト）が上がらないと云う問題が
ある。
以上記したようにＦＥＴの高周波特性を向上するにはゲ
ートをソース電極側に片寄せて形成すると良いことが判
うているが、量産に向、く方法がないことが問題であっ
た。
ートをソース電極側に片寄せて形成すると良いことが判
うているが、量産に向、く方法がないことが問題であっ
た。
上記の問題は被処理基板上に形成した絶縁膜にレジスト
を被覆し、該レジスト層の窓開は部を通じて絶縁膜にア
ングルエツチングを行って傾斜した貫通溝を設け、該貫
通溝を通じて被処理基板にエツチングを行った後、該被
処理基板に直交してゲート金属を蒸着することにより、
ソース電極に近接してゲート電極を設けることを特徴と
する電界効果トランジスタの製造方法により解決するこ
とができる。
を被覆し、該レジスト層の窓開は部を通じて絶縁膜にア
ングルエツチングを行って傾斜した貫通溝を設け、該貫
通溝を通じて被処理基板にエツチングを行った後、該被
処理基板に直交してゲート金属を蒸着することにより、
ソース電極に近接してゲート電極を設けることを特徴と
する電界効果トランジスタの製造方法により解決するこ
とができる。
本発明は活性層にリセスを設ける際に予め活性層の上止
絶縁層を設け、これに方向性のあるドライエツチングを
斜め方向から行うアングルエツチングを施すことによっ
て斜向した断面をもつ窓開けを行い、以下従来のように
直上より蒸着処理することによってゲートがソース側に
片寄ったＦＥＴを形成するものである。
絶縁層を設け、これに方向性のあるドライエツチングを
斜め方向から行うアングルエツチングを施すことによっ
て斜向した断面をもつ窓開けを行い、以下従来のように
直上より蒸着処理することによってゲートがソース側に
片寄ったＦＥＴを形成するものである。
第１図の（Ａ）〜（Ｅ）は本発明に係る製造方法によっ
てＧａＡｓ ＦＥＴを形成する工程を示す断面図である
。
てＧａＡｓ ＦＥＴを形成する工程を示す断面図である
。
すなわちＧａＡＳ基板１の上にバッファ層２が、またこ
の上に活性層３を工゛ピタキシャル成長させる工程は従
来と違わない。
の上に活性層３を工゛ピタキシャル成長させる工程は従
来と違わない。
本発明は同図（Ａ＞に示すようにこの上に二酸化珪素（
ＳｉＯｚ ）のような絶縁層１０を例えば化学気相成長
法（ＣＶＤ）など適宜の方法で形成する。
ＳｉＯｚ ）のような絶縁層１０を例えば化学気相成長
法（ＣＶＤ）など適宜の方法で形成する。
ここで絶縁層１０の厚さは約５０００形成度に形成して
差支えない。
差支えない。
次に、この上にスピンコード法によりレジスト層１１を
設け、写真食刻技術（ホトリソグラフィ）により同図（
Ｂ）に示すようにゲート電極形成部を窓開けする。
設け、写真食刻技術（ホトリソグラフィ）により同図（
Ｂ）に示すようにゲート電極形成部を窓開けする。
ここで窓開は部１２の幅は例えば０．５μｍ程度である
。
。
なお（Ｂ）〜（Ｄ）の各図においてはＧａＡｓ基板１と
バッファ層２の記載は省略しである。
バッファ層２の記載は省略しである。
次にＧａＡｓ基板１を斜めにし、これにリアクティブイ
オンエツチング或いはイオンミーリグのような方向性の
あるドライエツチングを行うことによって同図（Ｃ）に
示すようにｖＡ縁層１０に斜行したエツチング（アング
ルエツチング）を行って貫通溝１３を設けた後、化学エ
ツチングを行ってリセス１４を形成する。
オンエツチング或いはイオンミーリグのような方向性の
あるドライエツチングを行うことによって同図（Ｃ）に
示すようにｖＡ縁層１０に斜行したエツチング（アング
ルエツチング）を行って貫通溝１３を設けた後、化学エ
ツチングを行ってリセス１４を形成する。
次にこのようなＧａＡｓ基板に対し上部より電子ビーム
蒸着などの方法でゲート金属１５を蒸着し、次にレジス
ト層１１を除去する。
蒸着などの方法でゲート金属１５を蒸着し、次にレジス
ト層１１を除去する。
同図（Ｄ）はこの状態を示している。
次に同図（Ｅ）に示すように絶縁層１０のソース及びド
レイン位置を窓開けすると共に写真食刻技術を用いてソ
ース電極１６．ドレイン電極１７およびゲート電極１８
を形成し、活性層３とバッファ層２をドライエツチング
して素子分離を行うことによりＦＥＴ素子が完成する。
レイン位置を窓開けすると共に写真食刻技術を用いてソ
ース電極１６．ドレイン電極１７およびゲート電極１８
を形成し、活性層３とバッファ層２をドライエツチング
して素子分離を行うことによりＦＥＴ素子が完成する。
このようにしてゲートを片寄せして作ったＦＥＴの特性
を第２図に示したような従来構造のＰＥＴと比較すると
ＮＦ （Ｎｏｉｓｅ Ｆｉｇｕｒｅ）は約０．３ｄＢ改
善されており、またＧａ （Ａｓｓｏｃｉａｔｅｄ Ｇ
ａ１ｎ）も１２ ＧＨｚにおいて約１ｄＢ改善されてい
る。
を第２図に示したような従来構造のＰＥＴと比較すると
ＮＦ （Ｎｏｉｓｅ Ｆｉｇｕｒｅ）は約０．３ｄＢ改
善されており、またＧａ （Ａｓｓｏｃｉａｔｅｄ Ｇ
ａ１ｎ）も１２ ＧＨｚにおいて約１ｄＢ改善されてい
る。
以上記したように本発明は絶縁層を斜め方向にエツチン
グすることによってゲートを片寄せて形成するもので、
本発明の実施により小面積のメタル−ショットキ接合が
可能となり、これによりゲート電極と活性層との静電容
量（Ｃｇｓ）が少なくなり、またソース・ゲート間の距
離が接近したことによりトランスコンダクタンスが増加
し、これにより遮断周波数が上がると共に利得が増加す
る。
グすることによってゲートを片寄せて形成するもので、
本発明の実施により小面積のメタル−ショットキ接合が
可能となり、これによりゲート電極と活性層との静電容
量（Ｃｇｓ）が少なくなり、またソース・ゲート間の距
離が接近したことによりトランスコンダクタンスが増加
し、これにより遮断周波数が上がると共に利得が増加す
る。
また従来法と異なり本発明に係る製法による場合は直上
よりの蒸着が可能なためスループットが改善される。
よりの蒸着が可能なためスループットが改善される。
第１図（Ａ）〜（Ｅ、）は本発明に係る製造工程を説明
する断面図、 第２図は従来のＦＥＴの断面構造図、 第３図と第４図は従来のゲート形成法を説明する断面図
、 である。 図において、 １はＧａＡｓ基板、 ３は活性層、５．１８
はゲート電極、 ６．１６はソース電極、７．１７
はドレイン電極、 ８．１４はリセス、９．１５はゲ
ート金属、 １０は絶縁層、１１、１９はレジスト層
、 １２は窓開は部、１３は貫通溝、 である。 シ酒泳
する断面図、 第２図は従来のＦＥＴの断面構造図、 第３図と第４図は従来のゲート形成法を説明する断面図
、 である。 図において、 １はＧａＡｓ基板、 ３は活性層、５．１８
はゲート電極、 ６．１６はソース電極、７．１７
はドレイン電極、 ８．１４はリセス、９．１５はゲ
ート金属、 １０は絶縁層、１１、１９はレジスト層
、 １２は窓開は部、１３は貫通溝、 である。 シ酒泳
Claims (1)
- 被処理基板上に形成した絶縁膜にレジストを被覆し、該
レジスト層の窓開け部を通じて絶縁膜にアングルエッチ
ングを行って傾斜した貫通溝を設け、該貫通溝を通じて
被処理基板にエッチングを行った後、該被処理基板に直
交してゲート金属を蒸着することにより、ソース電極に
近接してゲート電極を設けることを特徴とする電界効果
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27635284A JPS61156887A (ja) | 1984-12-28 | 1984-12-28 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27635284A JPS61156887A (ja) | 1984-12-28 | 1984-12-28 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61156887A true JPS61156887A (ja) | 1986-07-16 |
Family
ID=17568235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27635284A Pending JPS61156887A (ja) | 1984-12-28 | 1984-12-28 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61156887A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6399578A (ja) * | 1986-10-16 | 1988-04-30 | Nec Corp | 電界効果トランジスタ |
| JPS63188964U (ja) * | 1987-05-28 | 1988-12-05 | ||
| JPH0341739A (ja) * | 1989-07-10 | 1991-02-22 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US5110751A (en) * | 1990-02-26 | 1992-05-05 | Rohm Co., Ltd. | Method of manufacturing a compound semiconductor device |
| US5395739A (en) * | 1992-12-15 | 1995-03-07 | Mitsubishi Denki Kabushiki Kaisha | Method for producing field effect transistor |
-
1984
- 1984-12-28 JP JP27635284A patent/JPS61156887A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6399578A (ja) * | 1986-10-16 | 1988-04-30 | Nec Corp | 電界効果トランジスタ |
| JPS63188964U (ja) * | 1987-05-28 | 1988-12-05 | ||
| JPH0341739A (ja) * | 1989-07-10 | 1991-02-22 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US5110751A (en) * | 1990-02-26 | 1992-05-05 | Rohm Co., Ltd. | Method of manufacturing a compound semiconductor device |
| US5296728A (en) * | 1990-02-26 | 1994-03-22 | Rohm Co., Ltd. | Compound semiconductor device with different gate-source and gate-drain spacings |
| US5395739A (en) * | 1992-12-15 | 1995-03-07 | Mitsubishi Denki Kabushiki Kaisha | Method for producing field effect transistor |
| US5547789A (en) * | 1992-12-15 | 1996-08-20 | Mitsubishi Denki Kabushiki Kaisha | Pattern transfer mask |
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