JPH0249440A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0249440A JPH0249440A JP20097688A JP20097688A JPH0249440A JP H0249440 A JPH0249440 A JP H0249440A JP 20097688 A JP20097688 A JP 20097688A JP 20097688 A JP20097688 A JP 20097688A JP H0249440 A JPH0249440 A JP H0249440A
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 34
- 238000005530 etching Methods 0.000 claims abstract description 10
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims abstract description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 abstract description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 6
- 239000000758 substrate Substances 0.000 abstract description 5
- 238000001039 wet etching Methods 0.000 abstract description 4
- 229910052681 coesite Inorganic materials 0.000 abstract description 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 3
- 239000000377 silicon dioxide Substances 0.000 abstract description 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 3
- 229910052682 stishovite Inorganic materials 0.000 abstract description 3
- 229910052905 tridymite Inorganic materials 0.000 abstract description 3
- 238000000059 patterning Methods 0.000 abstract 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 14
- 239000007789 gas Substances 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000011259 mixed solution Substances 0.000 description 3
- 239000012495 reaction gas Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- LDDQLRUQCUTJBB-UHFFFAOYSA-N ammonium fluoride Chemical compound [NH4+].[F-] LDDQLRUQCUTJBB-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- PXBRQCKWGAHEHS-UHFFFAOYSA-N dichlorodifluoromethane Chemical compound FC(F)(Cl)Cl PXBRQCKWGAHEHS-UHFFFAOYSA-N 0.000 description 2
- 235000019404 dichlorodifluoromethane Nutrition 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- 241000700560 Molluscum contagiosum virus Species 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＧａＡｓ系デバイスのリセス部の形成方法に関し、高周
波特性を、向上させることを目的とし、ＡｌＧａＡｓ層
からなる第１半導体層とＧａＡｓ層からなる第２半導体
層と絶縁膜とを順次に成長した上面に、リセス部形成領
域を窓開けしたレジスト膜マスクを形成する工程、 次いで、前記絶縁膜および第２半導体層をエツチングし
てリセス部を形成した後、レジスト膜マスクを除去し、
該リセス部を含む全面に第２絶縁膜を被覆し、更に、該
第２絶縁膜をエツチング除去してリセス部側壁にのみ該
第２絶縁膜を残存させる工程、 次いで、リセス部にゲート電極を形成する工程が含まれ
てなることを特徴とする。
波特性を、向上させることを目的とし、ＡｌＧａＡｓ層
からなる第１半導体層とＧａＡｓ層からなる第２半導体
層と絶縁膜とを順次に成長した上面に、リセス部形成領
域を窓開けしたレジスト膜マスクを形成する工程、 次いで、前記絶縁膜および第２半導体層をエツチングし
てリセス部を形成した後、レジスト膜マスクを除去し、
該リセス部を含む全面に第２絶縁膜を被覆し、更に、該
第２絶縁膜をエツチング除去してリセス部側壁にのみ該
第２絶縁膜を残存させる工程、 次いで、リセス部にゲート電極を形成する工程が含まれ
てなることを特徴とする。
［産業上の利用分野］
本発明は半導体装置の製造方法のうち、特にＭＥＳＦＥ
Ｔ、ＨＥＭＴなど、ＧａＡｓ系デバイスのヤセス部の形
成方法に関する。
Ｔ、ＨＥＭＴなど、ＧａＡｓ系デバイスのヤセス部の形
成方法に関する。
例えば、ＨＥＭＴ （高電子移動度トランジスタ）は超
高速素子として知られているが、そのようなデバイスは
リセス（ｒｅｃｅｓｓ ；窪み）構造に形成されること
が多く、そのリセス構造は素子特性への影響が大きいた
めに、十分に検討した形成法が望まれている。
高速素子として知られているが、そのようなデバイスは
リセス（ｒｅｃｅｓｓ ；窪み）構造に形成されること
が多く、そのリセス構造は素子特性への影響が大きいた
めに、十分に検討した形成法が望まれている。
［従来の技術］
さて、リセス構造はゲート電極を表面電位の存在する位
置から遠ざけ、且つ、電界集中が分散できる等の効果が
得られるために広く用いられている構造である。
置から遠ざけ、且つ、電界集中が分散できる等の効果が
得られるために広く用いられている構造である。
第３図はリセス構造を有するＨＥＭＴの断面図を示して
おり、１は半絶縁性（Ｓ Ｉ −） ＧａＡｓ基板。
おり、１は半絶縁性（Ｓ Ｉ −） ＧａＡｓ基板。
２は１−ＧａＡｓ層（バッファ層）、３はｎ” Ａｌ
ＧａＡｓ層（電子供給層）、４はｎ”−ＧａＡｓ層（コ
ンタクト層）、５はゲート電極（ＷＳｉ、八１など）、
６はスペーサ用絶縁膜（ＳｉＣ２膜など）、７はソース
電極およびドレイン電極（ＡｕＧｅ／Ｎｉ／Ａｕ電極）
。
ＧａＡｓ層（電子供給層）、４はｎ”−ＧａＡｓ層（コ
ンタクト層）、５はゲート電極（ＷＳｉ、八１など）、
６はスペーサ用絶縁膜（ＳｉＣ２膜など）、７はソース
電極およびドレイン電極（ＡｕＧｅ／Ｎｉ／Ａｕ電極）
。
８はリセス部で、このリセス部にショットキー接合が形
成されており、その動作原理は伝導帯のエネルギーレベ
ルがＧａＡｓ層よりもＡｌＧａＡｓ層の方が高いため、
ｎ−ＡｌＧａＡｓ層からｉ −ＧａＡｓ層へ電子が移動
して、ｉ −ＧａＡｓ層 ｎ−ＡｌＧａＡｓ界面のｉ
−ＧａＡｓ層側に二次元電子ガス（電子チャネル；点線
で示す）が発生し、それがゲート電圧の制御下に極めて
高速に動作するものである。
成されており、その動作原理は伝導帯のエネルギーレベ
ルがＧａＡｓ層よりもＡｌＧａＡｓ層の方が高いため、
ｎ−ＡｌＧａＡｓ層からｉ −ＧａＡｓ層へ電子が移動
して、ｉ −ＧａＡｓ層 ｎ−ＡｌＧａＡｓ界面のｉ
−ＧａＡｓ層側に二次元電子ガス（電子チャネル；点線
で示す）が発生し、それがゲート電圧の制御下に極めて
高速に動作するものである。
ところで、このようなリセス部を設けるための形成方法
を説明すると、第４図＋ａ）〜（Ｑ）はその従来の形成
工程順断面図を示している。
を説明すると、第４図＋ａ）〜（Ｑ）はその従来の形成
工程順断面図を示している。
第４図（ａ）参照； Ｓ ｌ−ＧａＡｓ基板上にｉ −
ＧａＡｓ層。
ＧａＡｓ層。
ｎ” −ＡｌＧａＡｓ界面 、 ｎ” −ＧａＡｓｉ
ｇ ４をエピタキシャル成長し、その表面にＣＶＤ （
化学気相成長）法で５ｉ０２膜６（スペーサ用絶縁膜；
膜厚２０００〜３０００人）を被覆した後、リセス部８
を窓開けするためのレジスト膜マスク９を形成する。な
お、本工程図にはｎ＋−＾ｌＧａＡｓ１３より上層のみ
図示して、Ｓ ｌ−ＧａＡｓ基板及びｉ −ＧａＡｓ層
は図示していない。
ｇ ４をエピタキシャル成長し、その表面にＣＶＤ （
化学気相成長）法で５ｉ０２膜６（スペーサ用絶縁膜；
膜厚２０００〜３０００人）を被覆した後、リセス部８
を窓開けするためのレジスト膜マスク９を形成する。な
お、本工程図にはｎ＋−＾ｌＧａＡｓ１３より上層のみ
図示して、Ｓ ｌ−ＧａＡｓ基板及びｉ −ＧａＡｓ層
は図示していない。
第４図（ｂ）参照；次いで、リセス部８に露出したＳｉ
０□膜６の膜厚の半分をＨＦ（弗酸）とＮＨ４Ｆ（弗化
アンモン）との混合液でウェットエツチングした後、次
にＲＩＥ（リアクティブイオンエツチング；ドライエツ
チング）法によってＣＦ４とＣＨＦ、との混合反応ガス
を用いて、５ｉ０２膜の残り半分をエツチング除去する
。ここに、最初にウェットエツチングをする目的はサイ
ドエツチングを進行させて、後工程で被着するゲート電
極のカバーレイジを良くするためである。
０□膜６の膜厚の半分をＨＦ（弗酸）とＮＨ４Ｆ（弗化
アンモン）との混合液でウェットエツチングした後、次
にＲＩＥ（リアクティブイオンエツチング；ドライエツ
チング）法によってＣＦ４とＣＨＦ、との混合反応ガス
を用いて、５ｉ０２膜の残り半分をエツチング除去する
。ここに、最初にウェットエツチングをする目的はサイ
ドエツチングを進行させて、後工程で被着するゲート電
極のカバーレイジを良くするためである。
第４図（Ｃ１参照；次いで、５ｉ０２膜６を除去して露
出したｎ” −ＧａＡｓ層４の膜厚の５０〜７０％を希
釈ＨＦとＨ２Ｏ２（過酸化水素）との混合液でウェット
エツチングした後、次にＲＩＥ法によってＨｅにＣＣｌ
２ Ｆ２ （商品名；フロン１２）を混合した反応ガ
スを用いて、ｎ” −ＧａＡｓ層４の残り半分をエツチ
ング除去する。このＣＣｌ２Ｆ２ガスはＡｌＧａＡｓ層
３とＧａＡｓ層４とのエツチング選択性の高いものであ
る。
出したｎ” −ＧａＡｓ層４の膜厚の５０〜７０％を希
釈ＨＦとＨ２Ｏ２（過酸化水素）との混合液でウェット
エツチングした後、次にＲＩＥ法によってＨｅにＣＣｌ
２ Ｆ２ （商品名；フロン１２）を混合した反応ガ
スを用いて、ｎ” −ＧａＡｓ層４の残り半分をエツチ
ング除去する。このＣＣｌ２Ｆ２ガスはＡｌＧａＡｓ層
３とＧａＡｓ層４とのエツチング選択性の高いものであ
る。
第４図（ｄｌ参照：次いで、レジスト膜マスク９を除去
する。
する。
第４図（ｅ）参照；しかる後、ＷＳｉ（タングステンシ
リサイド）をリセス部を含む全面にスパッタ法によって
被着し、これをパターンニングしてＷ Ｓ ｉからなる
ゲート電極５を形成する。
リサイド）をリセス部を含む全面にスパッタ法によって
被着し、これをパターンニングしてＷ Ｓ ｉからなる
ゲート電極５を形成する。
以上が従来からのＨＥＭＴのリセス部およびゲート電極
の形成方法である。なお、ソース電極。
の形成方法である。なお、ソース電極。
ドレイン電極７は最初に形成し、その後に上記の形成工
程がおこなわれるが、ソース電極、ドレイン電極の形成
工程は直接本発明に関係がないので省略する。
程がおこなわれるが、ソース電極、ドレイン電極の形成
工程は直接本発明に関係がないので省略する。
［発明が解決しようとする課題］
ところが、上記のような形成方法においてリセス部８を
形成した後、スパッタ法によってＷ Ｓ ｉからなるゲ
ート電極５を被着すると、リセス部の側壁までＷＳｉが
回り込み、ｎ ＋−ＧａＡｓＮ４と接触する問題が発生
する。その理由はスパッタリングによって励起されたＷ
Ｓ ｉ分子がエネルギーを消失するまでマイグレーシ
ョン運動を続けるためである。
形成した後、スパッタ法によってＷ Ｓ ｉからなるゲ
ート電極５を被着すると、リセス部の側壁までＷＳｉが
回り込み、ｎ ＋−ＧａＡｓＮ４と接触する問題が発生
する。その理由はスパッタリングによって励起されたＷ
Ｓ ｉ分子がエネルギーを消失するまでマイグレーシ
ョン運動を続けるためである。
このマイグレーションは本質的なものであり、これを回
避する方策は極めて困難である。
避する方策は極めて困難である。
従って、そのような接触が起こると、次のようなデバイ
ス特性を劣化させる問題点が生じる。その１つは実効ゲ
ート長の拡がりによるゲート寄生容量の増加を起こすこ
とである。第２の問題点は接触によってドレイン帰還容
量（Ｃｇｓ）が著しく増大することであるつ。更に、第
３の問題点としてはゲート耐圧が大幅に低下することで
ある。例えば、ゲート耐圧は非接触の場合には耐圧７〜
８Ｖのデバイスが、接触すれば３ｖ程度に低下する。
ス特性を劣化させる問題点が生じる。その１つは実効ゲ
ート長の拡がりによるゲート寄生容量の増加を起こすこ
とである。第２の問題点は接触によってドレイン帰還容
量（Ｃｇｓ）が著しく増大することであるつ。更に、第
３の問題点としてはゲート耐圧が大幅に低下することで
ある。例えば、ゲート耐圧は非接触の場合には耐圧７〜
８Ｖのデバイスが、接触すれば３ｖ程度に低下する。
これらの問題点が生じるために、高周波特性を劣化させ
ることになるのは当然である。
ることになるのは当然である。
本発明はこのような問題点を軽減させで、高周波特性を
向上させることを目的とした半導体装置の製造方法を提
案するものである。
向上させることを目的とした半導体装置の製造方法を提
案するものである。
［課題を解決するための手段］
その目的は、ＡｌＧａＡｓ層からなる第１半導体層とＧ
ａＡｓ層からなる第２半導体層と絶縁膜とを順次に成長
した上面に、リセス部形成領域を窓開けしたレジスト膜
マスクを形成する工程、 次いで、前記絶縁膜および第２半導体層をエツチングし
てリセス部を形成した後、レジスト膜マスクを除去し、
該リセス部を含む全面に第２絶縁膜を被覆し、更に、該
第２絶縁膜をエツチング除去してリセス部側壁にのみ該
第２絶縁膜を残存させる工程、 次いで、リセス部にゲート電極を形成する工程が含まれ
る製造方法によって達成される。
ａＡｓ層からなる第２半導体層と絶縁膜とを順次に成長
した上面に、リセス部形成領域を窓開けしたレジスト膜
マスクを形成する工程、 次いで、前記絶縁膜および第２半導体層をエツチングし
てリセス部を形成した後、レジスト膜マスクを除去し、
該リセス部を含む全面に第２絶縁膜を被覆し、更に、該
第２絶縁膜をエツチング除去してリセス部側壁にのみ該
第２絶縁膜を残存させる工程、 次いで、リセス部にゲート電極を形成する工程が含まれ
る製造方法によって達成される。
［作用］
即ち、本発明にかかる製造方法は従来工程に絶縁膜の成
長とエッチバックとを追加し、ＧａＡｓ層とゲート電極
との間に微細な絶縁膜を介在させて、両者の接触を防止
させるものである。
長とエッチバックとを追加し、ＧａＡｓ層とゲート電極
との間に微細な絶縁膜を介在させて、両者の接触を防止
させるものである。
そうすれば、上記問題点が著しく改善されてデバイスの
高周波特性が向上する。
高周波特性が向上する。
［実施例］
以下、図面を参照して実施例によって詳細に説明する。
第１図（ａ）〜（ｆ）は本発明にかかる形成方法の工程
順断面図を示しており、順を追って説明する。
順断面図を示しており、順を追って説明する。
第１図（ａ）参照；従来と同様に、Ｓ Ｉ −ＧａＡｓ
基板上に１−ＧａＡｓ層（バッファ層；膜厚５０００人
）、ｎ＋＾ｌＧａＡｓ層３（第１半導体層；電子供給層
；膜厚４００人） 、 ｎ” −ＧａＡｓ層４（第２
半導体層；コンタクト層；膜厚１０００人）をＭＯＣＶ
Ｄ法やＭＢＥ法によってエピタキシャル成長し、その表
面にＣＶＤ法によってＳｉＯ２膜６（スペーサ用絶縁膜
；膜厚２０００〜３０００人）を被覆した後、フォトプ
ロセスによってリセス部を窓開けしたレジスト膜マスク
９を形成する。尚、このスペーサ用絶縁膜は他のＳｉ３
Ｎ４膜、５ｉＯＮ膜などを使用しても良い。
基板上に１−ＧａＡｓ層（バッファ層；膜厚５０００人
）、ｎ＋＾ｌＧａＡｓ層３（第１半導体層；電子供給層
；膜厚４００人） 、 ｎ” −ＧａＡｓ層４（第２
半導体層；コンタクト層；膜厚１０００人）をＭＯＣＶ
Ｄ法やＭＢＥ法によってエピタキシャル成長し、その表
面にＣＶＤ法によってＳｉＯ２膜６（スペーサ用絶縁膜
；膜厚２０００〜３０００人）を被覆した後、フォトプ
ロセスによってリセス部を窓開けしたレジスト膜マスク
９を形成する。尚、このスペーサ用絶縁膜は他のＳｉ３
Ｎ４膜、５ｉＯＮ膜などを使用しても良い。
第１図（ｂ）参照；次いで、従来と同じく、リセス部８
に露出したＳｉ ０２ Ｍ６の上半分をＨＦとＮＨ４Ｆ
の混合液でウェットエツチングし、更にＲＩＥ法を用い
、ＣＦ４とＣＨＦ３との混合反応ガスによって５ｉ０２
膜の残り半分をエツチング除去する。
に露出したＳｉ ０２ Ｍ６の上半分をＨＦとＮＨ４Ｆ
の混合液でウェットエツチングし、更にＲＩＥ法を用い
、ＣＦ４とＣＨＦ３との混合反応ガスによって５ｉ０２
膜の残り半分をエツチング除去する。
第１図（Ｃ１参照；次いで、露出したｎ”−ＧａＡｓ層
４をＲＩＥ法を用いてＨｅ＋ＣＣｌ２ Ｆ２からなる反
応ガスによってｎ” −ＧａＡｓ層４を選択エツチング
除去する。このＣＣｌ２ Ｆ２ガスは化学的エツチング
要素の大きく、且つ、結晶方位を選択するとエツチング
側面が逆テーパー形に形成される。
４をＲＩＥ法を用いてＨｅ＋ＣＣｌ２ Ｆ２からなる反
応ガスによってｎ” −ＧａＡｓ層４を選択エツチング
除去する。このＣＣｌ２ Ｆ２ガスは化学的エツチング
要素の大きく、且つ、結晶方位を選択するとエツチング
側面が逆テーパー形に形成される。
第１図（ｄ）参照；次いで、レジスト膜マスク９を除去
した後、リセス部を含む全面にＣＶＤ法によって５ｉ０
２膜１０（第２絶縁膜）を被覆する。例えば、ゲート長
０．１μｍの場合には膜厚２０００〜３０００人を被着
する。
した後、リセス部を含む全面にＣＶＤ法によって５ｉ０
２膜１０（第２絶縁膜）を被覆する。例えば、ゲート長
０．１μｍの場合には膜厚２０００〜３０００人を被着
する。
第１図（ｅ）参照；次いで、ＣＦ４ガスを反応ガスとし
てＲＩＥ法によって全面エツチング（エッチバック）し
てリセス部°８にｎ＋−＾ｌＧａＡｓ層３を露出させる
。そうすると、リセス部側壁のｎ＋−ＧａＡｓ層４側面
に僅か０．１μｍ程度の５ｉ０２膜ＩＯを残存させるこ
とができる。
てＲＩＥ法によって全面エツチング（エッチバック）し
てリセス部°８にｎ＋−＾ｌＧａＡｓ層３を露出させる
。そうすると、リセス部側壁のｎ＋−ＧａＡｓ層４側面
に僅か０．１μｍ程度の５ｉ０２膜ＩＯを残存させるこ
とができる。
第１図（ｒ１参照；しかる後、Ｗ Ｓ ｉをリセス部を
含む全面にスパッタ法によって被着し、これをパターン
ニングしてＷＳｉからなるゲート電極５を形成する。
含む全面にスパッタ法によって被着し、これをパターン
ニングしてＷＳｉからなるゲート電極５を形成する。
上記のような形成法を採ればリセス部側壁に５ｉ０２膜
１０（第２絶縁膜）が介在するために、ｎ＋−ＧａＡｓ
層４とゲート電極５との接触が防止され、前記した３つ
の問題点が軽減される。第２図（ａ）〜（ｄｌは従来法
によって形成したＨＥＭＴと本発明にかかる製造方法に
よって形成したＨＥＭＴとの特性比較図である。同図（
ａｌ〜（ｄ）に共通して縦軸はサンプル個数、斜線棒は
本発明にかかる製造方法によって形成したデバイスのデ
ータ値、梨地棒は従来法によって形成したデバイスのデ
ータ値であり、第２図（ａ）はゲート寄生容量（Ｃｇｓ
）のデータ、第２図（ｂｌはドレイン帰還容！（Ｃｇｄ
）のデータで、横軸はｐＦである。とりわけＣｇｄの減
少が大きい。
１０（第２絶縁膜）が介在するために、ｎ＋−ＧａＡｓ
層４とゲート電極５との接触が防止され、前記した３つ
の問題点が軽減される。第２図（ａ）〜（ｄｌは従来法
によって形成したＨＥＭＴと本発明にかかる製造方法に
よって形成したＨＥＭＴとの特性比較図である。同図（
ａｌ〜（ｄ）に共通して縦軸はサンプル個数、斜線棒は
本発明にかかる製造方法によって形成したデバイスのデ
ータ値、梨地棒は従来法によって形成したデバイスのデ
ータ値であり、第２図（ａ）はゲート寄生容量（Ｃｇｓ
）のデータ、第２図（ｂｌはドレイン帰還容！（Ｃｇｄ
）のデータで、横軸はｐＦである。とりわけＣｇｄの減
少が大きい。
また、第２図（Ｃ）は測定周波数１２ＧＨ２における雑
音指数（ＮＦ）のデータ、第２図（ｄｌは雑音最小付随
利得（Ｇａｓ）のデータで、横軸はｄＢであるが、ＮＦ
は０．２ｄＢ以上の減少、Ｇａｓは１ｄＢ以上の向上が
見られる。
音指数（ＮＦ）のデータ、第２図（ｄｌは雑音最小付随
利得（Ｇａｓ）のデータで、横軸はｄＢであるが、ＮＦ
は０．２ｄＢ以上の減少、Ｇａｓは１ｄＢ以上の向上が
見られる。
以上のデータより、顕著に改善されていることが明らか
である。更に、本発明にかかる形成法によればショート
チャネル効果の緩和にも役立っていることが解明された
。従って、本発明にががる製造方法をＨＥＭＴなどのリ
セス部の形成方法に利用してデバイス特性の向上に著し
く寄与するものである。
である。更に、本発明にかかる形成法によればショート
チャネル効果の緩和にも役立っていることが解明された
。従って、本発明にががる製造方法をＨＥＭＴなどのリ
セス部の形成方法に利用してデバイス特性の向上に著し
く寄与するものである。
なお、上記はＨＥＭＴで説明したが、その他にＧａＡｓ
ＭＥＳ Ｆ ＥＴ （ガリウム砒素金属半導体電界効果
トランジスタ）のリセス部の形成に適用できることは云
うまでもない。
ＭＥＳ Ｆ ＥＴ （ガリウム砒素金属半導体電界効果
トランジスタ）のリセス部の形成に適用できることは云
うまでもない。
［発明の効果］
上記の実施例の説明から明らかなように、本発明によれ
ば、特にリセス部を有するＧａＡｓデバイスにおいて、
その高周波特性を改善する大きなな効果が得られるもの
である。
ば、特にリセス部を有するＧａＡｓデバイスにおいて、
その高周波特性を改善する大きなな効果が得られるもの
である。
第１図（ａｌ〜ｉｆ）は本発明にかかる形成工程順断面
図、第２図は特性比較図、 第３図はＨＥＭＴの断面図、 第４図（ａｌ〜（ｅ）は従来の形成工程順断面図である
。 図において、 １はＳ Ｉ −ＧａＡｓ基板、 ２は１−ＧａＡｓ層（バッファ層）、 ３はｎ ”−ＡＩＧａＡｓ層（第１半導体層；電子供給
層）、 ４はｎ”−ＧａＡｓ層（第２半導体層；コンタクト層）
、 ５はゲート電極、 ６は５ｉ０２膜（スペーサ用絶縁膜）、７はソース電極
およびドレイン電極、 ８はリセス部、 ９はレジスト膜マスク １０は５ｉ０２膜（第２絶縁膜）、 を示している。 ＄、）ｔｌ−どＵａ 第２図 ＨＥ附ｉ吋曲図 第 図 第 図
図、第２図は特性比較図、 第３図はＨＥＭＴの断面図、 第４図（ａｌ〜（ｅ）は従来の形成工程順断面図である
。 図において、 １はＳ Ｉ −ＧａＡｓ基板、 ２は１−ＧａＡｓ層（バッファ層）、 ３はｎ ”−ＡＩＧａＡｓ層（第１半導体層；電子供給
層）、 ４はｎ”−ＧａＡｓ層（第２半導体層；コンタクト層）
、 ５はゲート電極、 ６は５ｉ０２膜（スペーサ用絶縁膜）、７はソース電極
およびドレイン電極、 ８はリセス部、 ９はレジスト膜マスク １０は５ｉ０２膜（第２絶縁膜）、 を示している。 ＄、）ｔｌ−どＵａ 第２図 ＨＥ附ｉ吋曲図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 ＡｌＧａＡｓ層からなる第１半導体層とＧａＡｓ層か
らなる第２半導体層と絶縁膜とを順次に成長した上面に
、リセス部形成領域を窓開けしたレジスト膜マスクを形
成する工程、 次いで、前記絶縁膜および第２半導体層をエッチングし
てリセス部を形成した後、レジスト膜マスクを除去し、
該リセス部を含む全面に第２絶縁膜を被覆し、更に、該
第２絶縁膜をエッチング除去してリセス部側壁にのみ該
第２絶縁膜を残存させる工程、 次いで、リセス部にゲート電極を形成する工程が含まれ
てなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20097688A JPH0249440A (ja) | 1988-08-10 | 1988-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20097688A JPH0249440A (ja) | 1988-08-10 | 1988-08-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0249440A true JPH0249440A (ja) | 1990-02-19 |
Family
ID=16433445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20097688A Pending JPH0249440A (ja) | 1988-08-10 | 1988-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0249440A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193090A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体装置の製造方法 |
-
1988
- 1988-08-10 JP JP20097688A patent/JPH0249440A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193090A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体装置の製造方法 |
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