JP2003209124A - 電界効果半導体素子の製造方法及び電界効果半導体素子 - Google Patents

電界効果半導体素子の製造方法及び電界効果半導体素子

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JP2003209124A
JP2003209124A JP2001382755A JP2001382755A JP2003209124A JP 2003209124 A JP2003209124 A JP 2003209124A JP 2001382755 A JP2001382755 A JP 2001382755A JP 2001382755 A JP2001382755 A JP 2001382755A JP 2003209124 A JP2003209124 A JP 2003209124A
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electrode
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Osamu Taniguchi
理 谷口
Juichi Suzuki
寿一 鈴木
Hideki Ono
秀樹 小野
Jun Arazeki
潤 荒関
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Abstract

(57)【要約】 【課題】 ゲート電極−ソース電極及びゲート電極−ド
レイン電極間隔による寄生抵抗を小さくすることがで
き、素子特性の向上を図ることができ、均一性及び再現
性に優れた電界効果半導体素子の製造方法及び電界効果
半導体素子を提供すること。 【解決手段】 下記一般式（１）で表される窒化ガリウ
ム系化合物半導体からなる半導体層上にゲート金属を形
成する工程と、このゲート金属をマスク材としてソース
電極及びドレイン電極を自己整合により形成する工程と
を有する、電界効果半導体素子の製造方法、及びこの製
造方法により得られる電界効果半導体素子。 一般式（１）：ＡｌxＩｎyＧａ1-x-yＮ （但し、前記一般式（１）において、ｘ＋ｙ＝１、０≦
ｘ≦１、０≦ｙ≦１である。）

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電界効果半導体素
子の製造方法及び電界効果半導体素子に関するものであ
る。
【０００２】
【従来の技術】電界効果トランジスタの特性向上のため
には、ゲート電極抵抗の低減とゲート電極−ソース電極
及びゲート電極−ドレイン電極間の寄生抵抗の低減が重
要である。
【０００３】ＧａＮ系電界効果トランジスタにおいて
は、ゲート電極、ソース電極及びドレイン電極がパター
ニングによって順次形成されている場合がほとんどであ
る。
【０００４】図１４〜図１６は、従来のＧａＮ系電界効
果トランジスタの製造手順の一例を工程順に示す概略断
面図である。
【０００５】まず、図１４（ａ）に示すように、サファ
イア基板又はＳｉＣ基板等の絶縁基板１２上に、厚さ１
〜２μｍ程度のノンドープＧａＮ層１４、厚さ３〜５ｎ
ｍのノンドープＡｌＧａＮスペーサー層１５、厚さ１０
〜３０ｎｍのＳｉドープＡｌＧａＮ層１６及び厚さ５〜
１５ｎｍのノンドープＡｌＧａＮキャップ層１７を分子
線エピタキシー法（ＭＢＥ法）又は有機金属気相成長法
（ＭＯＣＶＤ法）により、順次形成させる。
【０００６】次に、図１４（ｂ）に示すように、ＡｌＧ
ａＮキャップ層１７上に、絶縁膜としての例えばＳｉＯ
2絶縁膜２を厚さ２０〜３０ｎｍにプラズマＣＶＤ法
（化学的気相成長法）又はＥＢ（電子ビーム）蒸着法に
よって形成する。そして、図示省略したが、素子の大き
さに残されたレジスト層を形成し、例えばボロンや窒素
を用いたイオン打ち込みによって、素子動作層以外を絶
縁化する。
【０００７】次に、ＳｉＯ2絶縁膜２上に、ゲート電極
の所定のサイズに開口されたゲート電極形成用レジスト
３を設け、ＣＦ4系ドライエッチング又はＨＦ系ウェッ
トエッチングによって、ゲート電極を形成する部分のＳ
ｉＯ2絶縁膜２を除去する。
【０００８】続いて図１５（ｃ）にあるように、例えば
Ｎｉ／Ａｕからなるゲート電極金属を積層し、上記のよ
うにして形成したゲート電極用開口部によってゲート電
極２１を形成する。そして、ゲート電極金属を積層した
後、リフトオフによりレジスト３及び仮想線で示したレ
ジスト３上に堆積したゲート電極金属を除去する。
【０００９】また、図１５（ｄ）に示すように、ゲート
電極２１の両脇のソース電極及びドレイン電極を形成す
る所定の位置に、パターニングによってソース電極及び
ドレイン電極用に開口されたレジスト層２２を設け、再
度ソース電極及びドレイン電極を形成する部分のＳｉＯ
2絶縁膜２をドライエッチング又はウェットエッチング
により除去する。
【００１０】そして、図１６（ｅ）に示すように、上記
のようにして形成したソース電極及びドレイン電極用の
開口部に例えばオーミック金属であるＴｉ／Ａｌ金属を
積層し、リフトオフによってソース電極８及びドレイン
電極９を形成する。
【００１１】次に、図１６（ｆ）に示すように、例えば
赤外線アロイ炉やヒーターアロイ炉を用いてソース電極
８及びドレイン電極９を構成するオーミック金属（Ｔｉ
／Ａｌ金属）のアロイを行い、良好なオーミック接触を
得た後、ＳｉＯ2或いはＳｉＮ等の絶縁膜２３を形成
し、電極部のみ除去してＧａＮ系電界効果トランジスタ
が完成する。
【００１２】また、図１７〜図１８は、従来のＧａＮ系
電界効果トランジスタの製造手順のその他の一例を工程
順に示す概略断面図である。
【００１３】まず、図１７（ａ）に示すように、ＡｌＧ
ａＮキャップ層１７上に、絶縁膜としての例えばＳｉＯ
2絶縁膜２を厚さ２０〜３０ｎｍにプラズマＣＶＤ法又
はＥＢ蒸着法によって形成する。そして、図示省略した
が、素子の大きさに残されたレジスト層を形成し、例え
ばボロンや窒素を用いたイオン打ち込みによって、素子
動作層以外を絶縁化する。次いで、ＳｉＯ2絶縁膜２上
に、ゲート電極の所定のサイズに開口されたゲート電極
形成用レジスト３を設け、ＣＦ4系ドライエッチング又
はＨＦ系ウェットエッチングにより、ゲート電極を形成
する部分のＳｉＯ2絶縁膜２を除去する。
【００１４】次に、ゲート電極形成用レジスト３上に、
Ｔ型ゲート電極作製用の三層目レジスト５と、一層目レ
ジスト３と三層目レジスト５の混合を防ぐための二層目
レジスト４を塗布し、再度ゲート電極部の開口を行う。
続いて、Ｔ型ゲート電極を形成する部分のＳｉＯ2絶縁
膜２を除去し、例えばＮｉ／Ａｕからなるゲート電極金
属を積層し、上記に形成した開口部によりＴ型ゲート電
極６を形成する。そして、ゲート電極金属を積層した
後、リフトオフによりレジスト３〜５及び３層目レジス
ト５上に堆積したゲート電極金属を除去する。
【００１５】続いて、図１７（ｂ）に示すように、上記
に形成したＴ型ゲート電極６の両脇のソース電極及びド
レイン電極を形成する所定の位置に、パターニングによ
ってソース電極及びドレイン電極用に開口されたレジス
ト２２を設け、ソース電極及びドレイン電極を形成する
部分のＳｉＯ2絶縁膜２を除去する。そして、図１８
（ｃ）に示すように、例えばオーミック金属であるＴｉ
／Ａｌ金属を積層し、上記のようにして形成したソース
電極及びドレイン電極用の開口部によりソース電極８及
びドレイン電極９を形成し、リフトオフによってレジス
ト２２を除去する。ソース電極８及びドレイン電極９形
成後は、上記したと同様の工程によりＧａＮ系電界効果
トランジスタを完成させる。
【００１６】
【発明が解決しようとする課題】しかしながら、上述し
たような従来のＧａＮ系電界効果トランジスタの製造方
法の場合、レジストの感光によってソース電極及びドレ
イン電極の位置合わせを行っているので、露光装置の位
置合わせや最小寸法精度以下にゲート電極−ソース電極
及びゲート電極−ドレイン電極間の距離を短縮すること
は不可能である。そのためにソース−ゲート間抵抗やド
レイン−ゲート間抵抗の上昇を招き、素子特性が悪化す
る問題を抱えており、また、均一性及び再現性に劣ると
いう問題があった。
【００１７】本発明は、上記の問題点を解決するために
なされたものであって、その目的は、ゲート電極−ソー
ス電極及びゲート電極−ドレイン電極間隔による寄生抵
抗を小さくすることができ、素子特性の向上を図ること
ができ、均一性及び再現性に優れた電界効果半導体素子
の製造方法及び電界効果半導体素子を提供することにあ
る。
【００１８】
【課題を解決するための手段】即ち、本発明は、下記一
般式（１）で表される窒化ガリウム系化合物半導体から
なる半導体層上にゲート電極を形成する工程と、このゲ
ート電極をマスク材としてソース電極及びドレイン電極
を自己整合により形成する工程とを有する、電界効果半
導体素子の製造方法に係るものである。 一般式（１）：ＡｌxＩｎyＧａ1-x-yＮ （但し、前記一般式（１）において、ｘ＋ｙ＝１、０≦
ｘ≦１、０≦ｙ≦１である。）
【００１９】また、本発明は、下記一般式（１）で表さ
れる窒化ガリウム系化合物半導体からなる半導体層上に
ゲート電極が形成され、このゲート電極をマスク材とし
てソース電極及びドレイン電極が自己整合により形成さ
れていることを特徴とする、電界効果半導体素子に係る
ものである。 一般式（１）：ＡｌxＩｎyＧａ1-x-yＮ （但し、前記一般式（１）において、ｘ＋ｙ＝１、０≦
ｘ≦１、０≦ｙ≦１である。）
【００２０】本発明の電界効果半導体素子の製造方法及
び電界効果半導体素子によれば、前記ゲート電極をマス
ク材として前記ソース電極及びドレイン電極を自己整合
により形成するので、ゲート電極−ソース電極間及びゲ
ート電極−ドレイン電極間の距離を短縮することがで
き、また、均一で再現性よく素子を作製することが可能
となる。
【００２１】従って、ソース−ゲート間抵抗、ドレイン
−ゲート間抵抗などの寄生抵抗をばらつきが少なくかつ
小さく抑えることができるので、素子特性の向上した、
優れた電界効果半導体素子を実現することができる。
【００２２】図１６（ｆ）又は図１８（ｃ）には、サフ
ァイア基板１２上に、ＧａＮ層１４、ＡｌＧａＮスペー
サー層１５、ＳｉドープＡｌＧａＮ層１６及びＡｌＧａ
Ｎキャップ層１７が順次積層され、かつＡｌＧａＮキャ
ップ層１７上に、パターン形成によってゲート電極２１
（若しくはＴ型ゲート電極６）、ソース電極８及びドレ
イン電極９が形成された窒化ガリウム系化合物半導体を
例示している。
【００２３】なお、ソース電極８及びドレイン電極９の
直下はチャンネル層であるＧａＮ層１４とのオーミック
コンタクトをとるために合金化（図示省略：以下、同
様）されている。また、ＡｌＧａＮスペーサー層１５
は、キャリア供給層であるＳｉドープＡｌＧａＮ層１６
中のドナー（Ｓｉ）からＧａＮ層１４を隔絶するために
形成されている。
【００２４】この窒化ガリウム系化合物半導体において
は、ゲート電極２１（或いは６）とソース電極８及びド
レイン電極９にバイアスをかけることにより動作する。
キャリアはＳｉドープＡｌＧａＮ層１６と自発分極及び
ピエゾ分極により供給される。即ち、ゲート電極２１
（或いは６）にバイアスをかけると、ゲート電極直下の
キャリアが変調される。このキャリアは、ソース電極８
とドレイン電極９に印加された電圧により、チャンネル
層であるＧａＮ層１４内を走行し、ＧａＮ層１４のドレ
イン電極９端に到達すると、ドレイン電極９の直下の合
金化された部分を通過することによって、ドレイン電極
９内へと移動する。
【００２５】上述したように、電界効果半導体素子の特
性の向上を図るためには、ゲート電極２１（若しくはＴ
型ゲート電極６）−ソース電極８及びドレイン電極９間
の距離を短縮し、寄生抵抗を低減することが重要であ
る。なぜなら、測定において求められるｇｍ（トランス
コンダクタンス）は、下記数式（１）で表され、ソース
抵抗（Ｒｓ）とドレイン抵抗（Ｒｄ）を低減することに
より、より真のｇｍに近づくからである。
【００２６】 ｇｍ＝ｇｍ0／（１＋ｇｍ0×Ｒｓ＋ｇｄ（Ｒｓ＋Ｒｄ））・・・（１） （但し、前記数式（１）において、ｇｍはみかけのトラ
ンスコンダクタンス、ｇｍ0は真のトランスコンダクタ
ンス、ｇｄはドレインコンダクタンス、Ｒｓはソース抵
抗、Ｒｄはドレイン抵抗である。）
【００２７】また、ソース電極８及びドレイン電極９の
直下を、ＧａＮ層１４とのオーミックコンタクトをとる
ために合金化する際に、電極を構成する金属原子が各層
の横方向に拡散することによって、短絡が生じ得、逆に
電界効果半導体素子の特性の悪化を招くことが懸念され
ていた。
【００２８】しかしながら、本発明者は、これらの問題
点について鋭意検討したところ、前記ゲート電極をマス
ク材として前記ソース電極及びドレイン電極を自己整合
により形成することで、ゲート電極−ソース電極間及び
ゲート電極−ドレイン電極間の距離を短縮することがで
きるが、各電極間を短縮しても、意外にも窒化ガリウム
系電界効果半導体素子において上記したような懸念され
ていた問題は生じることがないことを突き止めた。
【００２９】即ち、具体的には、前記ソース電極及び前
記ドレイン電極を自己整合的に形成するので、これらの
電極間距離の短縮をはじめ、均一で再現性よく素子を作
製することが可能となるため、ソース−ゲート間抵抗、
ドレイン−ゲート間抵抗などによる寄生抵抗をばらつき
が少なくかつ小さく抑えながら、キャリア転送効率も十
分に保持できる。換言すれば、ソース電極−ドレイン電
極間の短縮による抵抗の低減とＳｉドープＡｌＧａＮ層
１６とピエゾ効果及び自発分極効果により、ゲート直下
ＧａＮ層１４へ十分な量のキャリアが供給される。しか
も、ソース電極及びドレイン電極下の合金化領域は上記
の自己整合により予め相互間距離を正確に確保しておけ
るために、上記の短絡を生じることがない。このよう
に、素子特性の向上した、優れた窒化ガリウム系電界効
果半導体素子を実現することができることを初めて知見
し、本発明に到達した。
【００３０】
【発明の実施の形態】本発明に基づく電界効果半導体素
子は、ＧａＮ系チャンネル層上に、前記Ａｌ xＩｎyＧａ
1-x-yＮからなるスペーサー層、Ｓｉ含有キャリア供給
層及びキャップ層が順次積層されてなることが望まし
く、前記キャップ層上に前記ゲート電極、ソース電極及
びドレイン電極が形成されていることが望ましい。
【００３１】また、前記ゲート電極を所定パターンに形
成した後、前記ソース電極及びドレイン電極用の電極材
料を蒸着法によって自己整合的に形成することが望まし
く、より具体的には、後述するように前記ゲート電極を
断面Ｔ型に形成することが望ましい。
【００３２】前記ゲート電極を断面Ｔ型に形成すること
により、前記ゲート電極の抵抗の低減を図ることがで
き、電界効果半導体素子の特性をより一層向上すること
が可能となる。
【００３３】図１は、本発明に基づく電界効果半導体素
子の製造方法を工程順に示す概略断面図である。
【００３４】まず、図１（ａ）に示すように、サファイ
ア基板などからなる化合物半導体基体１上に、ＳｉＯ2
等の絶縁膜２を積層する。その後、ゲート電極長の大き
さに開口するための１層目レジスト３及びＴ型ゲート電
極の庇状突出部を形成するための２層目レジスト４、３
層目レジスト５を塗布し、所定のサイズに開口する。さ
らにＳｉＯ2絶縁膜２も開口する。ＳｉＯ2絶縁膜２の開
口には、ＣＦ4等を用いた異方性の高いドライエッチン
グやＨＦ系を用いたウェットエッチングを用いることが
できる。また、ＳｉＯ2絶縁膜２が特に必要無い場合に
は、基体１上にレジスト３〜５を直接塗布し、ゲート電
極用に開口を行えばよい。
【００３５】次いで、開口部半導体表面の洗浄を行った
後、ゲート電極を構成する金属としての例えばＮｉ／Ａ
ｕの積層を行う。そして、リフトオフを行い、レジスト
３〜５及び３層目レジスト５上に堆積した前記Ｎｉ／Ａ
ｕを除去することにより、断面Ｔ型のゲート電極６が完
成する。ゲート電極６を断面Ｔ型に形成しているので、
ゲート電極６の抵抗を低減することができ、電界効果半
導体素子の特性をより一層向上することが可能となる。
【００３６】次に、図１（ｂ）及び（ｃ）に示すよう
に、Ｔ型ゲート電極６の形成後、Ｔ型ゲート電極６をマ
スク材として前記ソース電極及びドレイン電極を自己整
合的に形成する。形成方法としては、例えばリフトオフ
又はエッチングにより形成することができる。
【００３７】前記リフトオフの場合は、まず、Ｔ型ゲー
ト電極６を含む半導体基体１上の全面にわたってレジス
ト７を塗布し、次いで、図１（ｂ）に示すように、ゲー
ト電極部を含めてレジスト７の開口を行い、ソース電極
及びドレイン電極を形成する部分のＳｉＯ2絶縁膜２を
除去する。そして、開口部の半導体及び金属表面を洗浄
した後、前記ソース電極及びドレイン電極用の電極材料
としての例えばＴｉ／Ａｌ系オーミック金属を積層す
る。次いで、レジスト７をリフトオフによって除去し、
ソース電極８及びドレイン電極９が完成する（図１
（ｃ））。ここで、図１（ｃ）に示すように、前記Ｔｉ
／Ａｌ系オーミック金属は、Ｔ型ゲート電極６の庇状突
出部により、ソース電極及びドレイン電極部分とゲート
電極６の上部に分離して積層される。なお、ソース電極
８及びドレイン電極９をＴ型ゲート電極６の庇状突出部
の下面高さよりも低く形成することが肝要であり、Ｔ型
ゲート電極６の庇状突出部より高く形成した場合、電極
の短絡を招いてしまうことがある。
【００３８】また、図示省略したが、前記エッチングの
場合は、まず、半導体基体１上の全面にわたってソース
電極８及びドレイン電極９用の電極材料としての例えば
Ｔｉ／Ａｌ系オーミック金属を積層する。次いで、前記
オーミック金属に対し、除去すべき前記オーミック金属
の領域を開口したレジストを設けた後、ウェット処理又
はミリング処理によって前記オーミック金属を除去すれ
ばよい。
【００３９】Ｔ型ゲート電極６をマスク材としてソース
電極８及びドレイン電極９を自己整合的に形成するの
で、ゲート電極６−ソース電極８及びゲート電極６−ド
レイン電極９の間隔がＴ型ゲート電極６の作製時に決定
され、ソース電極８及びドレイン電極９の作製時の工程
に依存しない。従って、本発明に基づく電界効果半導体
素子は、Ｔ型ゲート電極６の作製精度のみを向上すれ
ば、各電極間距離の短縮をはじめ、より均一でより再現
性よく素子を作製することが可能となるため、ソース−
ゲート間抵抗、ドレイン−ゲート間抵抗などによる寄生
抵抗をより一層ばらつきが少なくかつ小さく抑えなが
ら、キャリア転送効率も十分に高く保持できる。即ち、
ソース電極−ドレイン電極間の短縮による抵抗の低減と
ＳｉドープＡｌＧａＮ層１６とピエゾ効果及び自発分極
効果により、ゲート直下ＧａＮ層１４へ十分な量のキャ
リアが供給される。しかも、ソース電極及びドレイン電
極下の合金化領域は上記の自己整合により予め相互間距
離を正確に保持しておけるために、上記した短絡を生じ
ることがない。従って、素子特性がより一層向上した、
優れた窒化ガリウム系の電界効果半導体素子を実現する
ことができる。
【００４０】本発明に基づく電界効果半導体素子の製造
方法は、半導体基体１上に、Ｔ型ゲート電極６、ソース
電極８及びドレイン電極９を形成した後（図１
（ｃ））、ソース電極８及びドレイン電極９の直下を、
チャンネル層とのオーミックコンタクトをとるために合
金化（アロイ、図示省略：以下、同様）することが望ま
しい。しかしながら、このアロイ処理の際に、前記自己
整合的な形成によってゲート電極６上に堆積した前記オ
ーミック金属が良好なショットキーゲート特性を与える
ゲート金属−半導体接合に影響を及ぼすことにより、ゲ
ート電極特性を悪化させ、電界効果半導体素子の特性が
低下することがある。本発明者は、このアロイ処理中に
生じる前記オーミック金属の影響によるゲート電極特性
の悪化について鋭意検討したところ、ゲート電極６の少
なくとも一部を高融点金属によって形成すれば、上記の
問題点を解決することができることを初めて知見した。
【００４１】即ち、ゲート電極６を積層構造とし、この
積層構造の一部を高融点金属層によって形成することが
好ましい。前記高融点金属としては、Ｍｏ、Ｐｔ、Ｗ、
Ｈｆ、Ｃｒのうちの少なくとも１種からなる材料を用い
ることが好ましく、融点が高い前記高融点金属ほど、そ
の層の厚さが薄くてもバリア金属としてより好適に機能
することができるが、前記高融点金属層を厚さ２００ｎ
ｍ以上に形成することが好ましい。
【００４２】前記積層構造の一部を前記高融点金属層に
よって形成することにより、前記アロイ処理中に前記オ
ーミック金属が、ゲート電極６を構成する金属と半導体
とのショットキーゲート特性に影響を与えることなく、
ゲート電極特性の悪化を回避することができる。
【００４３】図２（ｄ）は、ゲート電極６を積層構造と
し、前記積層構造の一部を前記高融点金属層によって形
成した本発明に基づく電界効果半導体素子の概略断面図
である。
【００４４】まず、図１（ａ）のＴ型ゲート電極６を作
製する際に、前記高融点金属としてのＭｏ、Ｐｔ、Ｗ、
Ｈｆ、Ｃｒのうちの少なくとも１種からなる材料を含む
ゲート電極金属群（例えばＮｉ／Ｐｔ／Ａｕ、Ｎｉ／Ｍ
ｏ／Ａｕ等）を積層する。次にリフトオフによって各レ
ジスト３〜５を除去し、Ｔ型ゲート電極６を作製する。
そして、上述したと同様にして、Ｔ型ゲート電極６をマ
スク材としてソース電極８及びドレイン電極９用の電極
材料を蒸着法によって自己整合的に形成し、リフトオフ
によってソース電極８及びドレイン電極９を形成すれ
ば、図２（ｄ）に示すようなゲート電極６内に高融点金
属１０を有する本発明に基づく電界効果半導体素子を製
造することができる。
【００４５】また、ゲート電極６の少なくとも一部を高
融点金属１０によって形成しない場合は、ソース電極８
及びドレイン電極９の形成後、ゲート電極６上に堆積し
た前記電極材料としての例えば前記オーミック金属を除
去することによって、上述したような前記アロイ処理中
に前記オーミック金属が、良好なショットキーゲート特
性を与えるゲート電極６を構成する金属−半導体接合に
及ぼす影響を防ぎ、ゲート電極特性の悪化を回避するこ
とができることも初めて知見した。
【００４６】図２（ｅ）〜（ｆ）は、ゲート電極６上に
堆積した前記オーミック金属を除去する方法を工程順に
示す概略断面図である。
【００４７】まず、前述したと同様の方法によって、前
記高融点金属を含まないＴ型ゲート電極６、ソース電極
８及びドレイン電極９を形成した後、レジスト等の平坦
化膜１１を塗布する。その後、図２（ｅ）に示すよう
に、エッチバックによって平坦化膜１１を除去してい
き、Ｔ型ゲート電極６の庇状突出部まで露出させたとこ
ろで終了する。次に、Ｔ型ゲート電極６上に堆積したソ
ース電極８及びドレイン電極９用の前記電極材料として
の前記オーミック金属のみをドライ又はウェットによる
エッチングによって除去し、残りの平坦化膜１１を除去
する（図２（ｆ））。
【００４８】これにより、ゲート電極６の少なくとも一
部を高融点金属１０によって形成しない場合でも、良好
なゲート電極特性を維持することが可能となる。
【００４９】以上説明したように、本発明に基づく電界
効果半導体素子の製造方法は、前記ゲート電極をマスク
材として前記ソース電極及びドレイン電極を自己整合に
より形成するので、ゲート電極−ソース電極間及びゲー
ト電極−ドレイン電極間の距離を短縮することができ、
また、均一で再現性よく素子を作製することが可能とな
る。
【００５０】従って、ソース−ゲート間抵抗、ドレイン
−ゲート間抵抗などの寄生抵抗をばらつきが少なくかつ
小さく抑えることができ、素子特性の向上した、優れた
電界効果半導体素子を実現することができる。
【００５１】また、前記積層構造の一部を前記高融点金
属層によって形成することにより、前記アロイ処理中
に、前記ゲート電極上に堆積した前記電極材料としての
前記オーミック金属が前記ゲート電極を構成する金属−
半導体接合に及ぼす影響を防ぎ、ゲート電極特性の悪化
を回避することができ、より一層優れた電界効果半導体
素子を実現することができる。
【００５２】さらに、前記ソース電極及びドレイン電極
の形成後、前記ゲート電極上に堆積した前記電極材料と
しての例えば前記オーミック金属を除去することによっ
て、前記アロイ処理中に、前記オーミック金属が前記ゲ
ート電極を構成する金属−半導体接合に及ぼす影響を防
ぎ、ゲート電極特性の悪化を回避することができ、より
一層優れた電界効果半導体素子を実現することができ
る。
【００５３】
【実施例】以下、本発明の好ましい実施例を図面参照下
に説明する。
【００５４】実施例１ まず、前記ゲート電極を断面Ｔ型に形成し、前記ゲート
電極を積層構造とし、この積層構造の一部を前記高融点
金属層によって形成してなる、本発明に基づく電界効果
半導体素子の一例を説明する。
【００５５】図３〜図５は、本発明に基づく電界効果半
導体素子の製造方法を製造工程順に示した概略断面図で
ある。
【００５６】図３（ａ）に示すように、サファイア基板
１２上に、ＡｌＧａＮ低温バッファー層１３、ＧａＮ高
抵抗層１４、ＡｌＧａＮスペーサー層１５、Ｓｉドープ
ＡｌＧａＮ層１６及びＡｌＧａＮキャップ層１７を順次
エピタキシャル成長させて化合物半導体基体１を作製し
た。この化合物半導体基体１のＧａＮ高抵抗層１４とＡ
ｌＧａＮスペーサー層１５のヘテロ接合界面近傍にピエ
ゾ効果及びモヂュレーションドープの効果により、二次
元電子ガスが形成される。
【００５７】図３（ｂ）に示すように、この化合物半導
体基体１の上面に、絶縁膜層としての例えば厚さ２０ｎ
ｍのＳｉＯ2絶縁膜２を設け、ＳｉＯ2絶縁膜２上に、一
層目レジスト３を設け、そのレジスト３に所望の開口長
を有するゲート電極領域形成用の開口部を形成した。
【００５８】次に図４（ｃ）に示すように、開口された
レジスト３上に、レジスト同士の混合を防ぐための二層
目レジスト４を塗布し、更にその上に三層目レジスト５
を塗布した後、前記Ｔ型ゲート電極の庇状突出部のサイ
ズに相当する開口部を形成した。続いて、前記ゲート電
極を形成する部分のＳｉＯ2絶縁膜２を例えばＨＦ系エ
ッチャントでウェットエッチにより除去し、開口した。
【００５９】図４（ｄ）に示すように、高融点金属１０
としての例えばＭｏを含むＮｉ／Ａｕ系のゲート金属
を、厚さとして例えば、Ｎｉ／Ｍｏ／Ａｕの順に６０／
３００／５００ｎｍに順次蒸着した。蒸着後、リフトオ
フによってレジスト３〜５を除去することにより、Ｔ型
ゲート電極６を作製した。
【００６０】次に、Ｔ型ゲート電極６を含む化合物半導
体基体１上の全面にレジスト７を塗布する。そして、図
５（ｅ）に示すように、Ｔ型ゲート電極６と、ソース電
極及びドレイン電極を形成する所定の位置のレジスト７
を開口し、また、ソース電極及びドレイン電極を形成す
る部分のＳｉＯ2絶縁膜２を除去した。前記ソース電極
及びドレイン電極用の電極材料としての例えばＴｉ／Ａ
ｌ系オーミック金属を例えば厚さ１０／２００ｎｍに蒸
着した。これにより、ソース電極８及びドレイン電極９
は、Ｔ型ゲート電極６をマスク材として自己整合的に形
成することができる。続いて、リフトオフによりレジス
ト７を除去することにより、ソース電極８及びドレイン
電極９が完成した（図５（ｆ））。
【００６１】上記のようにして作製された電界効果半導
体素子を洗浄した後、例えば窒素雰囲気中で６００℃で
１．５分間程度に加熱することによって前記アロイ処理
を行い、１．０×１０-5Ω・ｃｍ2以下の接触比抵抗を
得て、素子作製を終了した。
【００６２】ゲート電極６をマスク材としてソース電極
８及びドレイン電極９を自己整合により形成したので、
ゲート電極−ソース電極間及びゲート電極−ドレイン電
極間の距離を短縮することができ、また、均一で再現性
よく素子を作製することが可能となった。
【００６３】従って、ソース−ゲート間抵抗、ドレイン
−ゲート間抵抗などの寄生抵抗をばらつきが少なくかつ
小さく抑えることができ、素子特性の向上した、優れた
電界効果半導体素子を実現することができた。
【００６４】また、ゲート電極６を断面Ｔ型に形成した
ので、ゲート電極６の抵抗の低減を図ることができ、よ
り一層の電界効果半導体素子の特性を向上することが可
能となった。
【００６５】さらに、図５（ｆ）に示したように、ゲー
ト電極６を積層構造とし、この積層構造の一部を高融点
金属層１０によって形成したので、前記アロイ処理中
に、ゲート電極６上に堆積した前記Ｔｉ／Ａｌ系オーミ
ック金属がゲート電極６を構成する金属−半導体の接合
に与える影響を回避できる。従って、良好なゲート電極
特性を維持することができ、より一層優れた電界効果半
導体素子を実現することができた。
【００６６】図６に示したのは、前記高融点金属からな
る層の膜厚検討用として、１７乗台前半の電子濃度を有
する厚さ１μｍ程度のＧａＮ層１８に対して作製したシ
ョットキーダイオード（Schottky diode）の構造を示す
概略断面図である。
【００６７】前記ゲート電極に相当するショットキー金
属１９をＮｉ／Ｍｏ／Ａｕとし、その上にＴｉ／Ａｌ系
オーミック金属２０を積層している。
【００６８】このショットキーダイオードの構造を有
し、前記高融点金属であるＭｏの厚さを変えた場合のオ
ーミックアロイ後の電流−電圧特性を比較した結果を図
７に示す。なお、ショットキー金属としてのＮｉ／Ｍｏ
／Ａｕの層厚をそれぞれ３０／１００、２００又は３０
０／６００ｎｍとし、このショットキー金属上に、Ｔｉ
／Ａｌ系オーミック金属を厚さ１０／２００ｎｍに積層
し、オーミックアロイ後に測定を行った。また、比較例
として、ショットキー金属としてのＮｉ／Ａｕ（３０／
６００ｎｍ）のみで形成した場合の試料を作製した（但
し、ショットキー金属上にはＴｉ／Ａｌ系オーミック金
属を積層しない。）。そして、この作製した試料に対し
て、オーミックアロイを行い、アロイ後の電気特性を調
べた。
【００６９】図７より明らかなように、Ｍｏ厚を２００
ｎｍ以上とした試料は、比較例であるＮｉ／Ａｕのみの
場合とほぼ同様のショットキー特性を示し、特性が劣化
しなかった。一方、Ｍｏ厚が１００ｎｍの試料は、特性
が著しく悪化している。これは、オーミックアロイによ
り、オーミック金属が良好なショットキー接合を形成し
ているゲート金属−半導体界面に悪影響を及ぼしたと考
えられる。従って、本発明に基づく電界効果半導体素子
は、ゲート電極６を積層構造とし、この積層構造の一部
を高融点金属層１０によって形成すれば、前記アロイ処
理中に、ゲート電極６上に堆積した前記オーミック金属
がゲート電極６を構成する金属と半導体との接合に与え
る影響を回避することが可能となり、良好なゲート電極
特性を維持することができ、より一層優れた電界効果半
導体素子を実現することができる。また、前記高融点金
属層１０の厚みを２００ｎｍ以上とすることによって、
より良好なゲート電極特性を維持できる。
【００７０】実施例２ 前記ゲート電極を断面Ｔ型に形成し、前記ゲート電極の
少なくとも一部を高融点金属１０によって形成せず、前
記ソース電極及びドレイン電極を形成後、前記ゲート電
極上に堆積した前記ソース電極及びドレイン電極用の前
記電極材料としての例えば前記オーミック金属を除去し
てなる、本発明に基づく電界効果半導体素子の一例を説
明する。
【００７１】図８〜図９は、本発明に基づく電界効果半
導体素子の製造方法を製造工程順に示した概略断面図で
ある。
【００７２】まず、前記Ｎｉ／Ｍｏ／Ａｕに代えて、ゲ
ート電極６をＮｉ／Ａｕで形成した以外は、実施例１と
同様にして図５（ｆ）の状態まで作製する。そして、ゲ
ート電極６をマスク材としてソース電極８及びドレイン
電極９が自己整合的に形成された素子に対して、図８
（ａ）に示すように、十分に厚いレジスト等の平坦化膜
１１を塗布した。
【００７３】次いで、図８（ｂ）に示したように、エッ
チングによって表面をエッチバックして行く。ゲート電
極６のみを露出し、ソース電極８及びドレイン電極９が
平坦化膜１１で覆われた状態でエッチバックを終了し、
ゲート電極６上に堆積したＴｉ／Ａｌ系オーミック金属
を、例えば塩酸系のエッチャントで除去した。
【００７４】さらに、図９（ｃ）に示すように、平坦化
膜１１を除去した後、上述したアロイ処理を施すことに
より、本発明に基づく電界効果半導体素子を作製した。
図１０（ａ）及び（ｂ）に示したのは、ゲート電極６上
に堆積した前記Ｔｉ／Ａｌ系オーミック金属の除去工程
の前後の素子のＳＥＭ（scanning electron microscop
e：走査電子顕微鏡）写真である。図１０より明らかな
ように、ゲート電極６上に堆積した前記オーミック金属
が除去されていることが確認できる。
【００７５】また、図１１にゲート電極６上に堆積した
前記Ｔｉ／Ａｌ系オーミック金属の除去工程の有無によ
る電界効果トランジスタのＩｄ−Ｖｇ特性を示す。トラ
ンジスタのサイズはゲート長×ゲート幅：０．４μｍ×
１００μｍである。
【００７６】図１１より明らかなように、ゲート電極６
上に堆積した前記Ｔｉ／Ａｌ系オーミック金属を除去す
ることにより、オフ電流は十分低減されていることが分
かる。
【００７７】以上より明らかなように、ゲート電極６を
マスク材としてソース電極８及びドレイン電極９を自己
整合により形成するので、ゲート電極−ソース電極間及
びゲート電極−ドレイン電極間の距離を短縮することが
でき、また、均一で再現性よく素子を作製することが可
能となった。
【００７８】従って、ソース−ゲート間抵抗、ドレイン
−ゲート間抵抗などの寄生抵抗をばらつきが少なくかつ
小さく抑えることができ、素子特性の向上した、優れた
電界効果半導体素子を実現することができた。
【００７９】また、ゲート電極６を断面Ｔ型に形成した
ので、ゲート電極６の抵抗の低減を図ることができ、よ
り一層の電界効果半導体素子の特性を向上することが可
能となった。
【００８０】さらに、図９（ｃ）に示したように、ゲー
ト電極６上に堆積したＴｉ／Ａｌ系オーミック金属を除
去したので、前記アロイ処理中に、前記オーミック金属
がゲート電極６を構成する金属と半導体との接合に与え
る影響を回避することが可能となり、良好なゲート電極
特性を維持することができ、より一層優れた電界効果半
導体素子を実現することができた。
【００８１】実施例３ まず、図１５に示すような従来技術による素子を作製し
た。即ち、ゲート電極をＴ型ではなく、長方形型とし、
かつゲート電極、ソース電極及びドレイン電極を従来技
術のパターニングによって形成した。この素子を素子
（ａ）とする。
【００８２】次に、本発明に基づく電界効果半導体素子
を作製した。即ち、ゲート電極を断面Ｔ型に形成し、か
つゲート電極、ソース電極及びドレイン電極を自己整合
により形成した。また、Ｔ型ゲート電極を積層構造と
し、この積層構造の一部を高融点金属層によって形成す
ると共に、Ｔ型ゲート電極上に堆積したＴｉ／Ａｌ系オ
ーミック金属を除去した。この素子を素子（ｂ）とす
る。
【００８３】上記のようにして作製した素子（ａ）、
（ｂ）について小信号による回路解析を行った。回路解
析の手法は、図１２に示すような、仮定したトランジス
タの小信号等価回路を用い、小信号測定により求めた素
子のＳパラメータとのフィッティングを行うことによ
り、各成分の値を求めた。
【００８４】回路解析の結果、素子（ａ）はＲｇが２．
７Ω・ｍｍ、Ｒｓが６．１Ω・ｍｍであり、また、素子
（ｂ）はＲｇが０．６Ω・ｍｍ、Ｒｓが３．５Ω・ｍｍ
であった。従って、本発明に基づく電界効果半導体素子
は、Ｔ型ゲート電極とすることでＲｇを低減し、さらに
ゲート電極、ソース電極及びドレイン電極を自己整合に
より形成し、かつオーミック金属によるゲート電極特性
の悪化の回避を実現することができるので、Ｒｓ及びＲ
ｄを低減することができ、素子特性の向上を図ることが
できた。
【００８５】実施例４ 図１３は、０．１μｍクラスの微細なＴ型ゲート電極６
の製造方法を工程順に示した概略断面図である。
【００８６】図１３（ａ）に示すように、半導体基体１
上に形成されたＳｉＯ2絶縁膜２に対し、ゲート電極領
域が開口されたレジスト３を設け、ＣＦ4を含んだガス
からなる反応性イオンプラズ等によるドライエッチング
法を用いて所定のゲート電極６の大きさでＳｉＯ2絶縁
膜２を開口した。
【００８７】次に、図１３（ｂ）に示すように、一層目
レジスト３上に、二層目レジスト４及び三層目レジスト
５を塗布し、Ｔ型ゲート電極６の庇状突出部の領域を開
口した後、ゲート電極６を構成する金属（例えばＮｉ／
Ａｕ）を積層した。後の工程は上述したと同様に、ゲー
ト電極６をマスク材として自己整合形成により、前記ソ
ース電極及びドレイン電極を形成すればよい。
【００８８】以上、本発明を実施の形態及び実施例につ
いて説明したが、上述の例は、本発明の技術的思想に基
づき種々に変更が可能である。
【００８９】即ち、前記ゲート電極を断面Ｔ型に形成す
る場合を例示したが、前記ゲート電極の形状はこれに限
らず、前記ソース電極及びドレイン電極を形成するに際
し、前記ゲート電極をマスク材として用いることができ
る形状であればよい。また、上記のＴ型ゲート電極に代
えて、サイドウォール技術で自己整合的に前記ソース電
極及びドレイン電極を形成してもよい。
【００９０】また、前記ゲート電極の少なくとも一部を
高融点金属によって形成する例と、前記ゲート電極上に
堆積した前記ソース電極及びドレイン電極用の前記電極
材料を除去する例とをそれぞれ説明したが、本発明に基
づく電界効果半導体素子は、前記ゲート電極の少なくと
も一部を高融点金属によって形成し、かつ前記ゲート電
極上に堆積した前記電極材料を除去して製造してもよ
い。但し、前記ゲート電極の少なくとも一部を高融点金
属によって形成するのみの場合は、前記ゲート電極上に
前記電極材料が堆積しているため、ゲート電極抵抗を更
に小さくすることが可能となり、素子特性の向上が期待
できる。
【００９１】さらに、サファイア基板１２上に、ＡｌＧ
ａＮ低温バッファー層１３、ＧａＮ高抵抗層１４、Ａｌ
ＧａＮスペーサー層１５、ＳｉドープＡｌＧａＮ層１６
及びＡｌＧａＮキャップ層１７を順次エピタキシャル成
長させて化合物半導体基体１を作製したが、前記Ａｌに
代えて、Ｉｎを用いることも可能である。
【００９２】
【発明の効果】本発明の電界効果半導体素子の製造方法
及び電界効果半導体素子によれば、前記ゲート電極をマ
スク材として前記ソース電極及びドレイン電極を自己整
合により形成するので、ゲート電極−ソース電極間及び
ゲート電極−ドレイン電極間の距離を短縮することがで
き、また、均一で再現性よく素子を作製することが可能
となる。
【００９３】従って、ソース−ゲート間抵抗、ドレイン
−ゲート間抵抗などの寄生抵抗をばらつきが少なくかつ
小さく抑えることができるので、素子特性の向上した、
優れた電界効果半導体素子を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による、電界効果半導体素
子の製造方法を工程順に示す概略断面図である。
【図２】同、電界効果半導体素子の製造方法を工程順に
示す概略断面図である。
【図３】本発明の実施例による、電界効果半導体素子の
製造方法を工程順に示す概略断面図である。
【図４】同、電界効果半導体素子の製造方法を工程順に
示す概略断面図である。
【図５】同、電界効果半導体素子の製造方法を工程順に
示す概略断面図である。
【図６】同、ショットキーダイオード（Schottky diod
e）の構造を示す概略断面図である。
【図７】同、Ｍｏ（高融点金属）の厚さを変えた場合の
アロイ処理後の電流−電圧特性を比較して示すグラフで
ある。
【図８】同、電界効果半導体素子の製造方法を工程順に
示す概略断面図である。
【図９】同、電界効果半導体素子の製造方法を工程順に
示す概略断面図である。
【図１０】同、ゲート電極上に堆積したオーミック金属
の除去処理の前後のＳＥＭ（scanning electron micros
cope：走査電子顕微鏡）写真である。
【図１１】同、ゲート電極上に堆積したオーミック金属
の除去処理の有無による、本発明に基づく電界効果半導
体素子のＩｄ−Ｖｇ特性の変化を比較して示すグラフで
ある（トランジスタのサイズはゲート長×ゲート幅：
０．４μｍ×１００μｍである）。
【図１２】同、トランジスタの小信号等価回路を示す図
である。
【図１３】同、電界効果半導体素子の製造方法を工程順
に示す概略断面図である。
【図１４】従来の製造方法による、ＧａＮ系電界効果ト
ランジスタの製造手順の一例である。
【図１５】同、ＧａＮ系電界効果トランジスタの製造手
順の一例である。
【図１６】同、ＧａＮ系電界効果トランジスタの製造手
順の一例である。
【図１７】同、ＧａＮ系電界効果トランジスタの製造手
順のその他の一例である。
【図１８】同、ＧａＮ系電界効果トランジスタの製造手
順のその他の一例である。
【符号の説明】
１…半導体基体、２、２３…ＳｉＯ2絶縁膜、３…１層
目レジスト、４…２層目レジスト、５…３層目レジス
ト、６…Ｔ型ゲート電極、７、２２…レジスト、８…ソ
ース電極、９…ドレイン電極、１０…高融点金属、１１
…平坦化膜、１２…サファイア基板、１３…ＡｌＧａＮ
低温バッファー層、１４…ＧａＮ高抵抗層、１５…Ａｌ
ＧａＮスペーサー層、１６…ＳｉドープＡｌＧａＮ層、
１７…ＡｌＧａＮキャップ層、１８…ＧａＮ層、１９…
ショットキー金属、２０…Ｔｉ／Ａｌ系オーミック金
属、２１…ゲート金属
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/778 Ｈ０１Ｌ 21/302 Ａ 29/812 29/80 Ｆ 29/872 (72)発明者 小野 秀樹 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 荒関 潤 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 4M104 AA03 AA04 BB05 BB13 BB14 CC01 CC03 DD02 DD08 DD09 DD16 DD22 DD64 DD65 DD68 DD78 DD83 FF07 FF13 FF17 GG03 GG11 HH14 HH18 HH20 5F004 DA01 DB03 5F102 FA02 GB01 GC01 GD01 GJ10 GK04 GL04 GM04 GM07 GM08 GQ01 GS02 GS04 GT03 HA01 HA03 HB02 HB09 HC01 HC11

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 下記一般式（１）で表される窒化ガリウ
    ム系化合物半導体からなる半導体層上にゲート電極を形
    成する工程と、このゲート電極をマスク材としてソース
    電極及びドレイン電極を自己整合により形成する工程と
    を有する、電界効果半導体素子の製造方法。 一般式（１）：ＡｌxＩｎyＧａ1-x-yＮ （但し、前記一般式（１）において、ｘ＋ｙ＝１、０≦
    ｘ≦１、０≦ｙ≦１である。）
  2. 【請求項２】 前記ゲート電極を所定パターンに形成し
    た後、前記ソース電極及びドレイン電極用の電極材料を
    蒸着法によって自己整合的に形成する、請求項１に記載
    した電界効果半導体素子の製造方法。
  3. 【請求項３】 前記ゲート電極を断面Ｔ型に形成し、前
    記ソース電極及びドレイン電極を前記Ｔ型ゲート電極の
    庇状突出部の下面高さよりも低く形成する、請求項１に
    記載した電界効果半導体素子の製造方法。
  4. 【請求項４】 前記ソース電極及びドレイン電極の形成
    後、前記ゲート電極上に堆積した前記電極材料を除去す
    る、請求項２に記載した電界効果半導体素子の製造方
    法。
  5. 【請求項５】 前記ゲート電極の少なくとも一部を高融
    点金属によって形成する、請求項２に記載した電界効果
    半導体素子の製造方法。
  6. 【請求項６】 前記ゲート電極を積層構造とし、この積
    層構造の一部を高融点金属層によって形成する、請求項
    ５に記載した電界効果半導体素子の製造方法。
  7. 【請求項７】 前記高融点金属をＭｏ、Ｐｔ、Ｗ、Ｈ
    ｆ、Ｃｒのうちの少なくとも１種からなる材料とする、
    請求項５又は６に記載した電界効果半導体素子の製造方
    法。
  8. 【請求項８】 前記高融点金属層を厚さ２００ｎｍ以上
    に形成する、請求項６に記載した電界効果半導体素子の
    製造方法。
  9. 【請求項９】 ＧａＮ系チャンネル層上に、前記Ａｌx
    ＩｎyＧａ1-x-yＮからなるスペーサー層、Ｓｉ含有キャ
    リア供給層及びキャップ層が順次積層され、前記キャッ
    プ層上に前記ゲート電極、ソース電極及びドレイン電極
    が形成されている、請求項１に記載した電界効果半導体
    素子の製造方法。
  10. 【請求項１０】 下記一般式（１）で表される窒化ガリ
    ウム系化合物半導体からなる半導体層上にゲート電極が
    形成され、このゲート電極をマスク材としてソース電極
    及びドレイン電極が自己整合により形成されていること
    を特徴とする、電界効果半導体素子。 一般式（１）：ＡｌxＩｎyＧａ1-x-yＮ （但し、前記一般式（１）において、ｘ＋ｙ＝１、０≦
    ｘ≦１、０≦ｙ≦１である。）
  11. 【請求項１１】 前記ゲート電極が所定パターンに形成
    された後、前記ソース電極及びドレイン電極用の電極材
    料が蒸着法によって自己整合的に形成されている、請求
    項１０に記載した電界効果半導体素子。
  12. 【請求項１２】 前記ゲート電極が断面Ｔ型に形成さ
    れ、前記ソース電極及びドレイン電極が前記Ｔ型ゲート
    電極の庇状突出部の下面高さよりも低く形成されてい
    る、請求項１０に記載した電界効果半導体素子。
  13. 【請求項１３】 前記ソース電極及びドレイン電極が形
    成された後、前記ゲート電極上に堆積した前記電極材料
    が除去されている、請求項１１に記載した電界効果半導
    体素子。
  14. 【請求項１４】 前記ゲート電極の少なくとも一部が高
    融点金属によって形成されている、請求項１１に記載し
    た電界効果半導体素子。
  15. 【請求項１５】 前記ゲート電極が積層構造であり、こ
    の積層構造の一部が高融点金属層によって形成されてい
    る、請求項１４に記載した電界効果半導体素子。
  16. 【請求項１６】 前記高融点金属がＭｏ、Ｐｔ、Ｗ、Ｈ
    ｆ、Ｃｒのうちの少なくとも１種からなる材料である、
    請求項１４又は１５に記載した電界効果半導体素子。
  17. 【請求項１７】 前記高融点金属層が厚さ２００ｎｍ以
    上に形成されている、請求項１５に記載した電界効果半
    導体素子。
  18. 【請求項１８】 ＧａＮ系チャンネル層上に、前記Ａｌ
    xＩｎyＧａ1-x-yＮからなるスペーサー層、Ｓｉ含有キ
    ャリア供給層及びキャップ層が順次積層され、前記キャ
    ップ層上に前記ゲート電極、ソース電極及びドレイン電
    極が形成されている、請求項１０に記載した電界効果半
    導体素子。
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