JPH06209018A - 微細ゲート電極の形成方法 - Google Patents
微細ゲート電極の形成方法Info
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- JPH06209018A JPH06209018A JP299693A JP299693A JPH06209018A JP H06209018 A JPH06209018 A JP H06209018A JP 299693 A JP299693 A JP 299693A JP 299693 A JP299693 A JP 299693A JP H06209018 A JPH06209018 A JP H06209018A
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- gate electrode
- gate
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Abstract
(57)【要約】
【目的】リソグラフィの最小開口寸法限界より微細のゲ
ート長のゲート電極の形成方法を提供する。 【構成】ゲート領域が開口された絶縁膜3を形成した
後、ゲート領域上に高融点金属からなる第1のゲート電
極材4、引き続いて金からなる第2の電極材5によるT
型ゲート電極を形成した後、次に該絶縁膜を除去したの
ち、フッ素を含むガスを用いた等方性のドライエッチン
グ法で第2の電極材下の第1のゲート電極材4を一部除
去し、微細のゲート長を形成する事を特徴としている。
ート長のゲート電極の形成方法を提供する。 【構成】ゲート領域が開口された絶縁膜3を形成した
後、ゲート領域上に高融点金属からなる第1のゲート電
極材4、引き続いて金からなる第2の電極材5によるT
型ゲート電極を形成した後、次に該絶縁膜を除去したの
ち、フッ素を含むガスを用いた等方性のドライエッチン
グ法で第2の電極材下の第1のゲート電極材4を一部除
去し、微細のゲート長を形成する事を特徴としている。
Description
【0001】
【産業上の利用分野】本発明は微細ゲート電極の形成方
法に関し、特に高融点金属と金による2層電極材を用い
た微細ゲート電極の形成方法に関する。
法に関し、特に高融点金属と金による2層電極材を用い
た微細ゲート電極の形成方法に関する。
【0002】
【従来の技術】化合物半導体は、移動度が高いなどの理
由により高速動作が可能なため、マイクロ波用増幅器や
高速デジタルIC等の高周波の領域で主に用いられてい
る。以下、ここでは化合物半導体を用いた電界効果トラ
ンジスタ(以下FETと記す)を用いて説明する。
由により高速動作が可能なため、マイクロ波用増幅器や
高速デジタルIC等の高周波の領域で主に用いられてい
る。以下、ここでは化合物半導体を用いた電界効果トラ
ンジスタ(以下FETと記す)を用いて説明する。
【0003】図3は従来技術によるFETの製造方法を
説明するため工程順に示した素子の断面図である。この
図において、1はGaAsからなる半絶縁性基板、2は
n層、3は例えばSiO2 からなる絶縁膜、4は例えば
WSiからなる第1のゲート電極材、5はAuからなる
第2のゲート電極材、6はレジスト、7はソース電極、
8はドレイン電極である。
説明するため工程順に示した素子の断面図である。この
図において、1はGaAsからなる半絶縁性基板、2は
n層、3は例えばSiO2 からなる絶縁膜、4は例えば
WSiからなる第1のゲート電極材、5はAuからなる
第2のゲート電極材、6はレジスト、7はソース電極、
8はドレイン電極である。
【0004】まず、図3(a)に示すように半絶縁性G
aAs基板1の表面に例えばMBE法でn層2を形成し
た後、例えばSiO2 からなる絶縁膜4を用い、ゲート
領域を開口したパターンを形成する。
aAs基板1の表面に例えばMBE法でn層2を形成し
た後、例えばSiO2 からなる絶縁膜4を用い、ゲート
領域を開口したパターンを形成する。
【0005】次に、図3(b)に示すように、第1の電
極材、引き続いて、第2の電極材を例えばスパッタ法を
用いてウェーハ上に形成する。
極材、引き続いて、第2の電極材を例えばスパッタ法を
用いてウェーハ上に形成する。
【0006】次に、図3(c)に示すように、ゲート領
域及びその近傍の絶縁膜上にT型ゲート領域が形成され
るようにレジスト6をマスクとして不要の前記電極材を
エッチング除去する。
域及びその近傍の絶縁膜上にT型ゲート領域が形成され
るようにレジスト6をマスクとして不要の前記電極材を
エッチング除去する。
【0007】最後に、図3(d)に示すように、ソース
電極6、ドレイン電極7をn層上に形成することによ
り、電界効果トランジスタの製造が完成する。
電極6、ドレイン電極7をn層上に形成することによ
り、電界効果トランジスタの製造が完成する。
【0008】
【発明が解決しようとする課題】しかしながら、この様
な従来のFETの製造方法にあっては、ゲート長は図3
(a)のゲート領域開口時におけるSiO2 間の寸法に
よって決定され、この寸法は例えばステッパによると、
現状では約0.5μm程度が限界となる。また微細寸法
形成方法として、EB(電子ビーム露光)法があるがこ
の場合、スループットに問題があり、量産性を考えた場
合、容易には適用できないという問題があった。
な従来のFETの製造方法にあっては、ゲート長は図3
(a)のゲート領域開口時におけるSiO2 間の寸法に
よって決定され、この寸法は例えばステッパによると、
現状では約0.5μm程度が限界となる。また微細寸法
形成方法として、EB(電子ビーム露光)法があるがこ
の場合、スループットに問題があり、量産性を考えた場
合、容易には適用できないという問題があった。
【0009】そこで、本発明の目的は従来の欠点を除去
し、ステッパの最小開口寸法限界より微細のゲート長を
有するゲート電極の形成方法を提供するものである。
し、ステッパの最小開口寸法限界より微細のゲート長を
有するゲート電極の形成方法を提供するものである。
【0010】
【課題を解決するための手段】本発明の微細ゲート電極
の形成方法は、上記目的達成のため、半導体動作層上に
絶縁膜を全面に形成し、ゲート領域の該絶縁膜を開口し
た後、高融点金属からなる第1のゲート電極材、引き続
いて金からなる第2の電極材を全面に形成した後、ゲー
ト領域及びその近傍の絶縁膜上にT型ゲート電極が形成
されるようにレジストをマスクとして不要の前記電極材
をエッチング除去し、次に該レジスト及び絶縁膜を除去
したのち、フッ素を含むガスを用いた等方性のドライエ
ッチング法で第2の電極材下の第1のゲート電極材を一
部除去し、微細のゲート長を形成する事を特徴としてい
る。
の形成方法は、上記目的達成のため、半導体動作層上に
絶縁膜を全面に形成し、ゲート領域の該絶縁膜を開口し
た後、高融点金属からなる第1のゲート電極材、引き続
いて金からなる第2の電極材を全面に形成した後、ゲー
ト領域及びその近傍の絶縁膜上にT型ゲート電極が形成
されるようにレジストをマスクとして不要の前記電極材
をエッチング除去し、次に該レジスト及び絶縁膜を除去
したのち、フッ素を含むガスを用いた等方性のドライエ
ッチング法で第2の電極材下の第1のゲート電極材を一
部除去し、微細のゲート長を形成する事を特徴としてい
る。
【0011】
【実施例】以下本発明について、図面を参照して説明す
る。図1は本発明の一実施例を説明するためにFETの
断面図を工程順に示したものである。
る。図1は本発明の一実施例を説明するためにFETの
断面図を工程順に示したものである。
【0012】先ず図1(a)に示すように半絶縁性Ga
As基板1上にMBE法で厚さ200nm、Si濃度1
×1017cm-3のn層2を成長した後、厚さ0.3μm
のSiO2 からなる絶縁膜3を形成し、ステッパー(図
示しない)により形成されたレジストをマスクにして異
方性ドライエッチングを行いゲート領域を開口したパタ
ーンを形成する。この時のゲート開口幅はステッパの解
像度の限界値として0.5μmとした。
As基板1上にMBE法で厚さ200nm、Si濃度1
×1017cm-3のn層2を成長した後、厚さ0.3μm
のSiO2 からなる絶縁膜3を形成し、ステッパー(図
示しない)により形成されたレジストをマスクにして異
方性ドライエッチングを行いゲート領域を開口したパタ
ーンを形成する。この時のゲート開口幅はステッパの解
像度の限界値として0.5μmとした。
【0013】次に図1(b)に示すように、第1のゲー
ト電極材として、例えばWSi4をn層上に100nm
全面にスパッタ堆積する。引き続き、第2のゲート電極
材としてAuをWSi上に300nmスパッタ堆積す
る。
ト電極材として、例えばWSi4をn層上に100nm
全面にスパッタ堆積する。引き続き、第2のゲート電極
材としてAuをWSi上に300nmスパッタ堆積す
る。
【0014】次に図1(c)に示すように、ゲート領域
及びその近傍の絶縁膜上にT型ゲート電極が形成される
ようにレジスト6をマスクとして不要の前記電極材をイ
オンミリング法を用いて除去する。
及びその近傍の絶縁膜上にT型ゲート電極が形成される
ようにレジスト6をマスクとして不要の前記電極材をイ
オンミリング法を用いて除去する。
【0015】次に図1(d)に示すように、レジスト
6、SiO2 3を除去した後、SF6を用いた等方性ド
ライエッチングにより、Au電極下のWSiを除去し、
Au電極底面下のみにWSiを残置せしめる。この時図
2に示すように、WSi膜は柱状に成長しており、領域
AとBとではWとSiの組性比が異なり、SiO2 側面
に形成された領域BのWSi膜は領域AのWSi膜に比
べエッチングレートが速い事が分かった。従って、領域
AのWSiのみ残置する事はエッチングレートの相違か
ら容易に行う事が出来、従ってゲート長の制御性、再現
性に問題がない。最後に、再び、図1(d)に戻るが、
ソース電極6、ドレイン電極7をn層上に形成すること
により、電界効果トランジスタの製造が完成する。
6、SiO2 3を除去した後、SF6を用いた等方性ド
ライエッチングにより、Au電極下のWSiを除去し、
Au電極底面下のみにWSiを残置せしめる。この時図
2に示すように、WSi膜は柱状に成長しており、領域
AとBとではWとSiの組性比が異なり、SiO2 側面
に形成された領域BのWSi膜は領域AのWSi膜に比
べエッチングレートが速い事が分かった。従って、領域
AのWSiのみ残置する事はエッチングレートの相違か
ら容易に行う事が出来、従ってゲート長の制御性、再現
性に問題がない。最後に、再び、図1(d)に戻るが、
ソース電極6、ドレイン電極7をn層上に形成すること
により、電界効果トランジスタの製造が完成する。
【0016】本発明により、ここではゲート長0.3μ
mのFETを製造する事が可能となり、高性能化を達成
する事が出来た。
mのFETを製造する事が可能となり、高性能化を達成
する事が出来た。
【0017】以上の実施例はAu/WSiのゲート電極
構造であったが、高融点金属として蒸着法で形成できる
W(タングステン)を用いたAu/W構造が第2の実施
例として、さらに又、高融点金属としてWSiN(スパ
ッタ法)を用いたAu/WSiN構造が第3の実施例と
してあげられる。
構造であったが、高融点金属として蒸着法で形成できる
W(タングステン)を用いたAu/W構造が第2の実施
例として、さらに又、高融点金属としてWSiN(スパ
ッタ法)を用いたAu/WSiN構造が第3の実施例と
してあげられる。
【0018】なお以上の実施例はGaAsMESFET
の場合であったが、ヘテロ接合FETの場合、また他の
半導体を用いた場合にも適用される。又高融点金属のエ
ッチングガスとしてSF6 ガスを用いたが、さらに、ゲ
ート電極の高信頼度化のためにCF4 ガスを用いてもよ
い。又、Auと高融点金属の間に、TiやPt等のバイ
ア層を挿入してもよい。
の場合であったが、ヘテロ接合FETの場合、また他の
半導体を用いた場合にも適用される。又高融点金属のエ
ッチングガスとしてSF6 ガスを用いたが、さらに、ゲ
ート電極の高信頼度化のためにCF4 ガスを用いてもよ
い。又、Auと高融点金属の間に、TiやPt等のバイ
ア層を挿入してもよい。
【0019】
【発明の効果】以上説明したように、本発明では、リソ
グラフィの限界より小さい寸法を有するゲート電極を形
成でき、しかもSiO2 側面に形成された高融点金属が
速いエッチングレートで除去されるため制御性良く、ゲ
ート電極を形成する事が出来る。
グラフィの限界より小さい寸法を有するゲート電極を形
成でき、しかもSiO2 側面に形成された高融点金属が
速いエッチングレートで除去されるため制御性良く、ゲ
ート電極を形成する事が出来る。
【図1】本発明の一実施例を説明するために工程順に示
した断面図である。
した断面図である。
【図2】本発明の一実施例を説明するために柱状に成長
された高融点金属膜の形状を示す断面図である。
された高融点金属膜の形状を示す断面図である。
【図3】従来構造のFETの製造方法を説明するために
工程順に示した断面図である。
工程順に示した断面図である。
1 半絶縁性GaAs基板 2 n−GaAs層 3 ゲート電極 3 絶縁膜 4 第1のゲート電極材 5 第2のゲート電極材 6 レジスト 7 ソース電極 8 ドレイン電極
Claims (3)
- 【請求項1】 半導体動作層上に絶縁膜を全面に形成
し、ゲート領域の該絶縁膜を開口した後、高融点金属か
らなる第1のゲート電極材、引き続いて金からなる第2
の電極材、を全面に形成した後、ゲート領域及びその近
傍の絶縁膜上にT型ゲート電極が形成されるようにパタ
ーニングされたレジストをマスクとして不要の前記電極
材をエッチング除去し、次に該レジスト及び絶縁膜を除
去したのち、フッ素を含むガスを用いた等方性のドライ
エッチング法で第2の電極材下の第1のゲート電極材を
一部除去することを特徴とする微細ゲート電極の形成方
法。 - 【請求項2】 前記高融点金属からなる第1の電極材と
して、WSi、蒸着法によるW、スパッタ法によるWS
iNを用いることを特徴とする請求項1記載の微細ゲー
ト電極の形成方法。 - 【請求項3】 高融点金属の第1電極材のエッチングガ
スとしてSF6 又はCF4 ガスを用いることを特徴とす
る請求項1又は請求項2記載の微細ゲート電極の形成方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05002996A JP3092370B2 (ja) | 1993-01-12 | 1993-01-12 | 微細ゲート電極の形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05002996A JP3092370B2 (ja) | 1993-01-12 | 1993-01-12 | 微細ゲート電極の形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06209018A true JPH06209018A (ja) | 1994-07-26 |
JP3092370B2 JP3092370B2 (ja) | 2000-09-25 |
Family
ID=11544996
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05002996A Expired - Fee Related JP3092370B2 (ja) | 1993-01-12 | 1993-01-12 | 微細ゲート電極の形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3092370B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5907177A (en) * | 1995-03-14 | 1999-05-25 | Matsushita Electric Industrial Co.,Ltd. | Semiconductor device having a tapered gate electrode |
US9209266B2 (en) | 2012-01-19 | 2015-12-08 | Electronics And Telecommunications Research Institute | High electron mobility transistor and manufacturing method thereof |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4428179B2 (ja) | 2004-09-27 | 2010-03-10 | セイコーエプソン株式会社 | 被記録材案内装置 |
JP6044170B2 (ja) * | 2012-08-10 | 2016-12-14 | セイコーエプソン株式会社 | 記録装置 |
-
1993
- 1993-01-12 JP JP05002996A patent/JP3092370B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5907177A (en) * | 1995-03-14 | 1999-05-25 | Matsushita Electric Industrial Co.,Ltd. | Semiconductor device having a tapered gate electrode |
US9209266B2 (en) | 2012-01-19 | 2015-12-08 | Electronics And Telecommunications Research Institute | High electron mobility transistor and manufacturing method thereof |
Also Published As
Publication number | Publication date |
---|---|
JP3092370B2 (ja) | 2000-09-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000627 |
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