JPH05218094A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05218094A JPH05218094A JP1758292A JP1758292A JPH05218094A JP H05218094 A JPH05218094 A JP H05218094A JP 1758292 A JP1758292 A JP 1758292A JP 1758292 A JP1758292 A JP 1758292A JP H05218094 A JPH05218094 A JP H05218094A
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- gate electrode
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Abstract
(57)【要約】
【目的】 ゲート長の短い半導体装置を光学露光を用い
て制御性良く形成できるとともに、ゲート電極とドレイ
ン領域とが離間し、ドレイン耐圧が良好な半導体装置を
形成できる半導体装置の製造方法を提供する。 【構成】 レジストの等方向エッチングおよび斜め蒸着
を利用することにより、通常の光学露光装置を用いて、
寸法精度の高い短いゲートを形成するとともに、これに
よりドレイン領域だけをゲート電極から離して形成す
る。
て制御性良く形成できるとともに、ゲート電極とドレイ
ン領域とが離間し、ドレイン耐圧が良好な半導体装置を
形成できる半導体装置の製造方法を提供する。 【構成】 レジストの等方向エッチングおよび斜め蒸着
を利用することにより、通常の光学露光装置を用いて、
寸法精度の高い短いゲートを形成するとともに、これに
よりドレイン領域だけをゲート電極から離して形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
（MESFET）等の半導体装置の製造方法に関するものであ
り、さらに詳しくはゲート電極およびドレイン領域の形
成方法に関するものである。
（MESFET）等の半導体装置の製造方法に関するものであ
り、さらに詳しくはゲート電極およびドレイン領域の形
成方法に関するものである。
【０００２】
【従来の技術】従来GaAsを用いたMESFETは、ソース抵抗
低減のため、高濃度不純物領域であるソースおよびドレ
イン領域をゲート電極に対して自己整合的に形成する構
造が一般に採用されている。このような構造を実現する
ためのプロセス技術では、パターニングに光学露光を用
いており、例えば、FET の性能向上のために、サブハー
フミクロン以下（0.5 μm 以下）の短いゲート長を実現
できない、等、ゲート長の精密な制御が困難であった。
低減のため、高濃度不純物領域であるソースおよびドレ
イン領域をゲート電極に対して自己整合的に形成する構
造が一般に採用されている。このような構造を実現する
ためのプロセス技術では、パターニングに光学露光を用
いており、例えば、FET の性能向上のために、サブハー
フミクロン以下（0.5 μm 以下）の短いゲート長を実現
できない、等、ゲート長の精密な制御が困難であった。
【０００３】そのため、従来は、サブハーフミクロン以
下のゲート長を形成するために電子ビーム露光装置（EB
露光装置）を用いてパターニングを行っていた。しか
し、このEB露光装置は、非常に高価な装置であり、ま
た、ウェハ上のチップ数だけ同じ図形を繰り返し描画し
なければならず、スループットも悪いという問題があっ
た。さらに、得られるFET にあっては、図１に示すよう
に、ゲート電極１とドレイン領域２とが密接した状態に
あるので、ドレイン耐圧が低いという問題があった。な
お、図中、３はソース領域、４は半導体基板である。
下のゲート長を形成するために電子ビーム露光装置（EB
露光装置）を用いてパターニングを行っていた。しか
し、このEB露光装置は、非常に高価な装置であり、ま
た、ウェハ上のチップ数だけ同じ図形を繰り返し描画し
なければならず、スループットも悪いという問題があっ
た。さらに、得られるFET にあっては、図１に示すよう
に、ゲート電極１とドレイン領域２とが密接した状態に
あるので、ドレイン耐圧が低いという問題があった。な
お、図中、３はソース領域、４は半導体基板である。
【０００４】
【発明が解決しようとする課題】そこで、本発明は、前
記従来の問題点を解決し、ゲート長の短いFET 等の半導
体装置を光学露光を用いて制御性良く形成できるととも
に、ゲート電極とドレイン領域とが離間し、ドレイン耐
圧が良好な半導体装置を形成できる製造方法を提供する
ことを目的とする。
記従来の問題点を解決し、ゲート長の短いFET 等の半導
体装置を光学露光を用いて制御性良く形成できるととも
に、ゲート電極とドレイン領域とが離間し、ドレイン耐
圧が良好な半導体装置を形成できる製造方法を提供する
ことを目的とする。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に、本発明に係る半導体装置の製造方法は、半導体基板
の表面にレジストを塗布し、これをパターニングし、得
られたレジストパターンをマスクにし、イオン注入して
ソース領域およびドレイン領域とを形成する工程と、前
記レジストパターンを等方向エッチングにより所望のゲ
ート長まで縮小する工程と、前記基板およびレジストの
上面に第１の絶縁膜を形成する工程と、前記半導体の法
線方向に対して傾いた方向からマスク用金属を堆積する
工程と、前記斜め蒸着した金属をマスクに第１の絶縁膜
をエッチングする工程と、前記第１の絶縁膜をマスクに
基板内にイオンを再注入し、前記ソース領域およびドレ
イン領域を拡幅する工程と、前記斜め蒸着金属マスク
と、縮小レジストパターンおよびその上の絶縁膜を除去
する工程と、前記基板および第１の絶縁膜の上面に、順
次、第２の絶縁膜、レジスト層および第３の絶縁膜を形
成する工程と、前記第３の絶縁膜をパターニングすると
ともに、このパターニング絶縁膜をマスクにして前記レ
ジスト層および第２の絶縁膜をエッチングして、前記第
１の絶縁膜間に基板が露出するホールを形成する工程
と、前記半導体の法線方向に対して傾いた方向からゲー
ト金属を堆積して前記ホール内の露出基板上の前記ドレ
イン領域から離間した部分にゲート電極を形成する工程
と、を有することを特徴とする。
に、本発明に係る半導体装置の製造方法は、半導体基板
の表面にレジストを塗布し、これをパターニングし、得
られたレジストパターンをマスクにし、イオン注入して
ソース領域およびドレイン領域とを形成する工程と、前
記レジストパターンを等方向エッチングにより所望のゲ
ート長まで縮小する工程と、前記基板およびレジストの
上面に第１の絶縁膜を形成する工程と、前記半導体の法
線方向に対して傾いた方向からマスク用金属を堆積する
工程と、前記斜め蒸着した金属をマスクに第１の絶縁膜
をエッチングする工程と、前記第１の絶縁膜をマスクに
基板内にイオンを再注入し、前記ソース領域およびドレ
イン領域を拡幅する工程と、前記斜め蒸着金属マスク
と、縮小レジストパターンおよびその上の絶縁膜を除去
する工程と、前記基板および第１の絶縁膜の上面に、順
次、第２の絶縁膜、レジスト層および第３の絶縁膜を形
成する工程と、前記第３の絶縁膜をパターニングすると
ともに、このパターニング絶縁膜をマスクにして前記レ
ジスト層および第２の絶縁膜をエッチングして、前記第
１の絶縁膜間に基板が露出するホールを形成する工程
と、前記半導体の法線方向に対して傾いた方向からゲー
ト金属を堆積して前記ホール内の露出基板上の前記ドレ
イン領域から離間した部分にゲート電極を形成する工程
と、を有することを特徴とする。
【０００６】ここで、前記各パターニングは、光学露光
により行ってもよい。
により行ってもよい。
【０００７】また、前記絶縁膜を形成する工程は、電子
サイクロトロン共鳴気相成長法を用いて形成すること
が、望ましい。
サイクロトロン共鳴気相成長法を用いて形成すること
が、望ましい。
【０００８】
【作用】このように、レジストの等方向エッチングおよ
び斜め蒸着を利用することにより、通常の光学露光装置
を用いて、0.5 μm 以下のゲートが実現でき、また、ド
レイン領域だけをゲート電極から離して形成することが
できるので、ソース抵抗を増大させることなく、ドレイ
ン耐圧の高いFET が実現できる。
び斜め蒸着を利用することにより、通常の光学露光装置
を用いて、0.5 μm 以下のゲートが実現でき、また、ド
レイン領域だけをゲート電極から離して形成することが
できるので、ソース抵抗を増大させることなく、ドレイ
ン耐圧の高いFET が実現できる。
【０００９】また、前記半導体装置の製造方法におい
て、ECR-CVD 法を用いて絶縁膜を形成すれば、より精密
な半導体装置を製造することができる。
て、ECR-CVD 法を用いて絶縁膜を形成すれば、より精密
な半導体装置を製造することができる。
【００１０】
【実施例】以下に、図２ないし図13を参照して本発明の
実施例を説明する。
実施例を説明する。
【００１１】まず、GaAsからなる半導体基板４の表面
に、イオン注入あるいは結晶成長等によってチャネル層
５を形成する。その後、全面にレジスト材を塗布し、こ
のレジスト材をフォトリソグラフィにより選択的に除去
して、チャネル層５上にレジストパターン６を形成す
る。このパターニングにはi 線ステッパを用いた。その
後、レジストパターン６をマスクとしてイオン注入して
自己整合的にn+領域２および３を形成する（図２）。こ
のn+領域２および３は、ドレイン領域およびソース領域
となる。
に、イオン注入あるいは結晶成長等によってチャネル層
５を形成する。その後、全面にレジスト材を塗布し、こ
のレジスト材をフォトリソグラフィにより選択的に除去
して、チャネル層５上にレジストパターン６を形成す
る。このパターニングにはi 線ステッパを用いた。その
後、レジストパターン６をマスクとしてイオン注入して
自己整合的にn+領域２および３を形成する（図２）。こ
のn+領域２および３は、ドレイン領域およびソース領域
となる。
【００１２】次に、O2プラズマエッチングにより前記レ
ジストパターン６を等方向からエッチングして、所望の
ゲート長までパターンを縮小する（図３）。
ジストパターン６を等方向からエッチングして、所望の
ゲート長までパターンを縮小する（図３）。
【００１３】その後、ECR プラズマCVD 法（electron c
yclotron resonance plasma chemical vapor depositio
n : ECR-CVD ）により、前記縮小レジストパターン６上
および基板４の露出面上にSiN あるいはSiO2を堆積し
て、第１の絶縁膜７を形成する（図４）。
yclotron resonance plasma chemical vapor depositio
n : ECR-CVD ）により、前記縮小レジストパターン６上
および基板４の露出面上にSiN あるいはSiO2を堆積し
て、第１の絶縁膜７を形成する（図４）。
【００１４】次に、Auを斜め蒸着してAu膜８を形成する
（図５）。図に示すように、Auはレジストパターン６お
よび絶縁膜７の陰の部分には蒸着されない。
（図５）。図に示すように、Auはレジストパターン６お
よび絶縁膜７の陰の部分には蒸着されない。
【００１５】続いて、Au膜８をマスクとして絶縁膜７の
一部（露出部分）を反応性イオンエッチング（reactive
ion etching : RIE）によりエッチングする（図６）。
一部（露出部分）を反応性イオンエッチング（reactive
ion etching : RIE）によりエッチングする（図６）。
【００１６】次に、前記エッチングにより形成された基
板４の露出部分にイオン注入して、ドレイン領域２およ
びソース領域３を拡幅する（図７）。これは、後に明ら
かなように、ゲート電極がレジストパターン６の存在し
ている部分に形成されるため、イオン注入を行わず、そ
のままであると、ゲート電極とソース領域３とが離間す
ることになり、ソース抵抗が増大してしまうからであ
る。
板４の露出部分にイオン注入して、ドレイン領域２およ
びソース領域３を拡幅する（図７）。これは、後に明ら
かなように、ゲート電極がレジストパターン６の存在し
ている部分に形成されるため、イオン注入を行わず、そ
のままであると、ゲート電極とソース領域３とが離間す
ることになり、ソース抵抗が増大してしまうからであ
る。
【００１７】次に、RIE によりAu膜８を除去する（図
８）。
８）。
【００１８】続いて、レジストパターン６をエッチング
除去することにより、このレジストパターン６上の絶縁
膜７も同時に除去する（図９）。
除去することにより、このレジストパターン６上の絶縁
膜７も同時に除去する（図９）。
【００１９】次に、ECR-CVD を用いてSiN を堆積して基
板全面に第２の絶縁膜９を形成し、その後、アニールを
行って、注入不純物を活性化する（図10）。
板全面に第２の絶縁膜９を形成し、その後、アニールを
行って、注入不純物を活性化する（図10）。
【００２０】続いて、前記第２の絶縁膜９の上の全面に
レジスト材を塗布してレジスト層10を形成する。その
後、ECR-CVD によりレジスト層10の上にSiO2を堆積し、
第３の絶縁膜11を形成する。この第３の絶縁膜11の上に
さらに不図示のレジスト層を全面に形成し、このレジス
ト層をパターニングして、レジストパターン層を形成す
る。このレジストパターン層をマスクにして第３の絶縁
膜11の一部をRIE エッチングして除去する。続いて、こ
の第３の絶縁膜11をマスクとして不図示のレジストパタ
ーン層および第３の絶縁膜11と第２の絶縁膜９との間の
レジスト層10の一部をエッチング除去する。レジスト層
10の除去は、前記第２の絶縁膜９に至るまで行う。この
際、レジスト層10は絶縁膜９に至るまでエッチングされ
る間に、若干側方にもエッチングされ、図に示すよう
に、第２の絶縁膜９と第３の絶縁膜11との間の側壁に段
差ができる。その後、第３の絶縁膜11をマスクとして第
２の絶縁膜（SiN ）９をRIE エッチングする。その結
果、第１の絶縁膜７、７間の基板４が露出するようなホ
ール12が形成される（図11）。
レジスト材を塗布してレジスト層10を形成する。その
後、ECR-CVD によりレジスト層10の上にSiO2を堆積し、
第３の絶縁膜11を形成する。この第３の絶縁膜11の上に
さらに不図示のレジスト層を全面に形成し、このレジス
ト層をパターニングして、レジストパターン層を形成す
る。このレジストパターン層をマスクにして第３の絶縁
膜11の一部をRIE エッチングして除去する。続いて、こ
の第３の絶縁膜11をマスクとして不図示のレジストパタ
ーン層および第３の絶縁膜11と第２の絶縁膜９との間の
レジスト層10の一部をエッチング除去する。レジスト層
10の除去は、前記第２の絶縁膜９に至るまで行う。この
際、レジスト層10は絶縁膜９に至るまでエッチングされ
る間に、若干側方にもエッチングされ、図に示すよう
に、第２の絶縁膜９と第３の絶縁膜11との間の側壁に段
差ができる。その後、第３の絶縁膜11をマスクとして第
２の絶縁膜（SiN ）９をRIE エッチングする。その結
果、第１の絶縁膜７、７間の基板４が露出するようなホ
ール12が形成される（図11）。
【００２１】次に、ゲート電極用金属13を斜めに蒸着す
る。図に示すように、ゲート電極用金属13は第３の絶縁
膜11の陰の部分（ホール12の側壁の陰の部分）には蒸着
されない。なお、この陰の部分は前記ドレイン領域側に
形成されるように蒸着の斜め方向を設定する。半導体基
板４の法線に対する蒸着角度をθ、第３の絶縁膜11の基
板４表面からの高さ、すなわちホール12の高さをh とす
ると、露出基板上の前記の陰の長さは、h tan θとな
る。従って、第２の絶縁膜９が途切れている部分の幅
（ホール12の底部の幅）、すなわち、基板４の露出部分
の幅、をLsとすると、基板露出部分に蒸着される幅Lg
は、Lg=Ls-htanθとなる。このLgがゲート長となるの
で、幅Ls、高さh および蒸着角度θを適宜選定すること
によって、ゲート長Lgを所望の値にまで短くできる。例
えば、ドレイン領域２とソース領域３との間隔が１μm
程度としてもゲート長を0.5 μm 以下にすることができ
る。
る。図に示すように、ゲート電極用金属13は第３の絶縁
膜11の陰の部分（ホール12の側壁の陰の部分）には蒸着
されない。なお、この陰の部分は前記ドレイン領域側に
形成されるように蒸着の斜め方向を設定する。半導体基
板４の法線に対する蒸着角度をθ、第３の絶縁膜11の基
板４表面からの高さ、すなわちホール12の高さをh とす
ると、露出基板上の前記の陰の長さは、h tan θとな
る。従って、第２の絶縁膜９が途切れている部分の幅
（ホール12の底部の幅）、すなわち、基板４の露出部分
の幅、をLsとすると、基板露出部分に蒸着される幅Lg
は、Lg=Ls-htanθとなる。このLgがゲート長となるの
で、幅Ls、高さh および蒸着角度θを適宜選定すること
によって、ゲート長Lgを所望の値にまで短くできる。例
えば、ドレイン領域２とソース領域３との間隔が１μm
程度としてもゲート長を0.5 μm 以下にすることができ
る。
【００２２】この後、レジスト層10をエッチング除去す
ることにより第３の絶縁膜11およびその上に付着してい
るゲート金属13を同時に除去する。続いて、周知のパタ
ーニング、エッチングによりドレイン領域２およびソー
ス領域３上の第１の絶縁膜７および第２の絶縁膜９の一
部を除去し、それぞれの領域２および３上にオーミック
電極14および15を形成する（図13）。
ることにより第３の絶縁膜11およびその上に付着してい
るゲート金属13を同時に除去する。続いて、周知のパタ
ーニング、エッチングによりドレイン領域２およびソー
ス領域３上の第１の絶縁膜７および第２の絶縁膜９の一
部を除去し、それぞれの領域２および３上にオーミック
電極14および15を形成する（図13）。
【００２３】
【発明の効果】以上説明したように、本発明の方法を用
いると、ソース抵抗を増大させることなく、ドレイン耐
圧を高くできる。
いると、ソース抵抗を増大させることなく、ドレイン耐
圧を高くできる。
【００２４】また、高価なEB露光装置を用いることなく
0.5 μm 以下のゲートを形成できるので、コストと生産
性の点で有利である。
0.5 μm 以下のゲートを形成できるので、コストと生産
性の点で有利である。
【００２５】したがって、本発明方法を、高出力、高利
得が要求されるマイクロ波ICあるいはミリ波IC等の半導
体装置の製造に利用すると、非常に効果的である。
得が要求されるマイクロ波ICあるいはミリ波IC等の半導
体装置の製造に利用すると、非常に効果的である。
【図１】従来の半導体装置の要部断面図である。
【図２】本発明方法により製造中の半導体装置の断面構
成図である。
成図である。
【図３】本発明方法により製造中の半導体装置の断面構
成図である。
成図である。
【図４】本発明方法により製造中の半導体装置の断面構
成図である。
成図である。
【図５】本発明方法により製造中の半導体装置の断面構
成図である。
成図である。
【図６】本発明方法により製造中の半導体装置の断面構
成図である。
成図である。
【図７】本発明方法により製造中の半導体装置の断面構
成図である。
成図である。
【図８】本発明方法により製造中の半導体装置の断面構
成図である。
成図である。
【図９】本発明方法により製造中の半導体装置の断面構
成図である。
成図である。
【図１０】本発明方法により製造中の半導体装置の断面
構成図である。
構成図である。
【図１１】本発明方法により製造中の半導体装置の断面
構成図である。
構成図である。
【図１２】本発明方法により製造中の半導体装置の断面
構成図である。
構成図である。
【図１３】本発明方法により製造された半導体装置の断
面構成図である。
面構成図である。
１ ゲート電極 ２ ドレイン領域 ３ ソース領域 ４ 半導体基板 ５ チャネル層 ６ レジストパターン ７ 第１の絶縁膜 ８ Au膜 ９ 第２の絶縁膜 10 レジスト層 11 第３の絶縁膜 12 ホール 13 ゲート電極用金属 14 オーミック電極 15 オーミック電極
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/302 Ｊ 7353−4Ｍ
Claims (3)
- 【請求項１】 半導体基板の表面にレジストを塗布し、
これをパターニングし、得られたレジストパターンをマ
スクにし、イオン注入してソース領域およびドレイン領
域とを形成する工程と、 前記レジストパターンを等方向エッチングにより所望の
ゲート長まで縮小する工程と、 前記基板およびレジストの上面に第１の絶縁膜を形成す
る工程と、 前記半導体の法線方向に対して傾いた方向からマスク用
金属を堆積する工程と、 前記斜め蒸着した金属をマスクに第１の絶縁膜をエッチ
ングする工程と、 前記第１の絶縁膜をマスクに基板内にイオンを再注入
し、前記ソース領域およびドレイン領域を拡幅する工程
と、 前記斜め蒸着金属マスクと、縮小レジストパターンおよ
びその上の絶縁膜を除去する工程と、 前記基板および第１の絶縁膜の上面に、順次、第２の絶
縁膜、レジスト層および第３の絶縁膜を形成する工程
と、 前記第３の絶縁膜をパターニングするとともに、このパ
ターニング絶縁膜をマスクにして前記レジスト層および
第２の絶縁膜をエッチングして、前記第１の絶縁膜間に
基板が露出するホールを形成する工程と、 前記半導体の法線方向に対して傾いた方向からゲート金
属を堆積して前記ホール内の露出基板上の前記ドレイン
領域から離間した部分にゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記各パターニングは、光学露光により
行うことを特徴とする請求項１に記載の半導体装置の製
造方法。 - 【請求項３】 前記絶縁膜を形成する工程は、電子サイ
クロトロン共鳴気相成長法を用いて形成することを特徴
とする請求項１または２に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1758292A JPH05218094A (ja) | 1992-02-03 | 1992-02-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1758292A JPH05218094A (ja) | 1992-02-03 | 1992-02-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218094A true JPH05218094A (ja) | 1993-08-27 |
Family
ID=11947905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1758292A Pending JPH05218094A (ja) | 1992-02-03 | 1992-02-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218094A (ja) |
-
1992
- 1992-02-03 JP JP1758292A patent/JPH05218094A/ja active Pending
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