JPH0212019B2 - - Google Patents
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- JPH0212019B2 JPH0212019B2 JP58105306A JP10530683A JPH0212019B2 JP H0212019 B2 JPH0212019 B2 JP H0212019B2 JP 58105306 A JP58105306 A JP 58105306A JP 10530683 A JP10530683 A JP 10530683A JP H0212019 B2 JPH0212019 B2 JP H0212019B2
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- Japan
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- gate electrode
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- 238000000034 method Methods 0.000 claims description 59
- 238000005530 etching Methods 0.000 claims description 55
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 34
- 229910052751 metal Inorganic materials 0.000 claims description 33
- 239000002184 metal Substances 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 29
- 238000005468 ion implantation Methods 0.000 claims description 18
- 230000015572 biosynthetic process Effects 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 12
- 150000001875 compounds Chemical class 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 230000005669 field effect Effects 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 7
- 230000004888 barrier function Effects 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 238000012545 processing Methods 0.000 claims description 4
- 230000000694 effects Effects 0.000 claims description 3
- 229910052763 palladium Inorganic materials 0.000 claims description 3
- 230000005684 electric field Effects 0.000 claims 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 58
- 238000001020 plasma etching Methods 0.000 description 20
- 239000012535 impurity Substances 0.000 description 19
- 150000002500 ions Chemical class 0.000 description 15
- 239000007789 gas Substances 0.000 description 13
- 238000000137 annealing Methods 0.000 description 12
- 230000015556 catabolic process Effects 0.000 description 4
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 3
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910017401 Au—Ge Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 229910000070 arsenic hydride Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66871—Processes wherein the final gate is made after the formation of the source and drain regions in the active layer, e.g. dummy-gate processes
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はGaAs等の化合物半導体を用いたシヨ
ツトキーゲート型電界効果トランジスタ（以下
MESFETと称す）の製造方法に関する。
ツトキーゲート型電界効果トランジスタ（以下
MESFETと称す）の製造方法に関する。
GaAs MESFETは高周波増幅器や発振器など
を構成する個別半導体素子として広く使われてい
る。また、最近ではGaAs ICの基本素子として
も重要な役割を果しつつある。このいずれの応用
でもGaAs FETの性能を十分引き出すことが要
求される。GaAs FETの高周波性能指数は良く
知られているようにCgs／gnで記述される。ここ
でCgsはゲート・ソース間容量であり、gnはFET
の相互コンダクタンスである。Cgsを減らし、gm
を大きくしてやることにより高周波性能指数は改
善される。gnに着目すると、FETの実質的なgn
は gn＝gnp／１＋gnpRs となることが知られている。gnpはFETのチヤン
ネル部の特性から決まる真性相互コンダクタンス
である。これが引き出しうる最大のgnであるが
現実にはソース・ゲート間の直列抵抗Rsがあり、
上式のように実質的なgnはgnpより小さなものと
なつてしまう。従つて、このRsをいかにして小
さくするかが大きい相互コンダクタンスを得て
FETの高周波特性を改善するための１つの鍵で
ある。
を構成する個別半導体素子として広く使われてい
る。また、最近ではGaAs ICの基本素子として
も重要な役割を果しつつある。このいずれの応用
でもGaAs FETの性能を十分引き出すことが要
求される。GaAs FETの高周波性能指数は良く
知られているようにCgs／gnで記述される。ここ
でCgsはゲート・ソース間容量であり、gnはFET
の相互コンダクタンスである。Cgsを減らし、gm
を大きくしてやることにより高周波性能指数は改
善される。gnに着目すると、FETの実質的なgn
は gn＝gnp／１＋gnpRs となることが知られている。gnpはFETのチヤン
ネル部の特性から決まる真性相互コンダクタンス
である。これが引き出しうる最大のgnであるが
現実にはソース・ゲート間の直列抵抗Rsがあり、
上式のように実質的なgnはgnpより小さなものと
なつてしまう。従つて、このRsをいかにして小
さくするかが大きい相互コンダクタンスを得て
FETの高周波特性を改善するための１つの鍵で
ある。
もう１つはgnp自体を大きくすることである。
gnpをCgsを増大させることなく大きくする有効な
手段はゲート長（Lg）を短くすることである。
何故ならCgs∝Lg、gnp∝１／Lgなる関係があるか
らである。
gnpをCgsを増大させることなく大きくする有効な
手段はゲート長（Lg）を短くすることである。
何故ならCgs∝Lg、gnp∝１／Lgなる関係があるか
らである。
以上のようにGaAs MESFETの高周波性能を
改善するための技術として、(1)寄生抵抗の低減化
技術、(2)ゲート長短縮化技術、の開発が望まれて
いる。
改善するための技術として、(1)寄生抵抗の低減化
技術、(2)ゲート長短縮化技術、の開発が望まれて
いる。
MESFETの直列抵抗Rsの低減化をはかる方法
としてセルフアライン（自己整合）法が知られて
いる。これにはいくつかの方法があるが、代表的
なのは第１図に示すようにゲート電極１３をマス
クとして高濃度イオン注入をし、電子濃度が1018
cm-3以上のソース、ドレイン領域１４，１５をゲ
ート電極１３に近接させて形成する方法である。
１１は半絶縁性GaAs結晶、１２は活性層、１
６，１７はそれぞれソース、ドレイン電極であ
る。この方法で最も難しい技術は耐熱性ゲート電
極金属の選択である。ゲート電極をマスクとして
高濃度イオン注入したソース、ドレイン部を高電
子濃度層とするにはアニーリング工程が必要であ
るが、通常GaAsへのドナーイオン注入層のアニ
ール温度は約800℃にもなる。こうした高温アニ
ール工程を経たあともマスクとして使つたゲート
電極とGaAsとが良好なシヨツトキー障壁を有し
ていることが必要である。こうした厳しい条件下
でGaAsと良好なシヨツトキー障壁を形成しうる
金属は数少い。主にＷ、Mo、Ta、Tiなどの耐
熱性金属その他Ti／Ｗなどの耐熱性金属合金が
その可能性を有している。実際にTi／Ｗゲート
のセルフアラインGaAs MESFETの実験例が報
告されている（例えば、N.YOKOYAMA
etal.1981 ISSCC）。しかし、こうした耐熱性金属
は一般にGaAsとの機械的密着性が悪く、再現性
よく良好な接合を得ることは難しい。
としてセルフアライン（自己整合）法が知られて
いる。これにはいくつかの方法があるが、代表的
なのは第１図に示すようにゲート電極１３をマス
クとして高濃度イオン注入をし、電子濃度が1018
cm-3以上のソース、ドレイン領域１４，１５をゲ
ート電極１３に近接させて形成する方法である。
１１は半絶縁性GaAs結晶、１２は活性層、１
６，１７はそれぞれソース、ドレイン電極であ
る。この方法で最も難しい技術は耐熱性ゲート電
極金属の選択である。ゲート電極をマスクとして
高濃度イオン注入したソース、ドレイン部を高電
子濃度層とするにはアニーリング工程が必要であ
るが、通常GaAsへのドナーイオン注入層のアニ
ール温度は約800℃にもなる。こうした高温アニ
ール工程を経たあともマスクとして使つたゲート
電極とGaAsとが良好なシヨツトキー障壁を有し
ていることが必要である。こうした厳しい条件下
でGaAsと良好なシヨツトキー障壁を形成しうる
金属は数少い。主にＷ、Mo、Ta、Tiなどの耐
熱性金属その他Ti／Ｗなどの耐熱性金属合金が
その可能性を有している。実際にTi／Ｗゲート
のセルフアラインGaAs MESFETの実験例が報
告されている（例えば、N.YOKOYAMA
etal.1981 ISSCC）。しかし、こうした耐熱性金属
は一般にGaAsとの機械的密着性が悪く、再現性
よく良好な接合を得ることは難しい。
一方、ゲート領域にマスクを設けてソース、ド
レイン領域の高濃度イオン注入層を形成した後
に、上記マスクを除去してゲート電極コンタクト
エツジがソース、ドレイン領域端より内側にくる
ようにゲート電極を形成したセルフアライン型
MESFETが発売されている（ELECTRONICS
LETTERS 4th Feb.1982 Vol.18 No.３ P119
〜121）。これは、ゲート電極形成後に高温アニー
ルを必要としないため、優れたシヨツトキー障壁
特性を得ることができる。
レイン領域の高濃度イオン注入層を形成した後
に、上記マスクを除去してゲート電極コンタクト
エツジがソース、ドレイン領域端より内側にくる
ようにゲート電極を形成したセルフアライン型
MESFETが発売されている（ELECTRONICS
LETTERS 4th Feb.1982 Vol.18 No.３ P119
〜121）。これは、ゲート電極形成後に高温アニー
ルを必要としないため、優れたシヨツトキー障壁
特性を得ることができる。
しかしながらこの方法では、ゲート領域に設け
るマスクとしてレジストを主体としたものを用い
これをサンドエツチングするというプロセスを使
用しているが、レジストはポストベークの温度、
時間等によりエツチング特性が変化するため、サ
ｉドエツチングの制御には細心の注意を必要とす
るという難点がある。
るマスクとしてレジストを主体としたものを用い
これをサンドエツチングするというプロセスを使
用しているが、レジストはポストベークの温度、
時間等によりエツチング特性が変化するため、サ
ｉドエツチングの制御には細心の注意を必要とす
るという難点がある。
またこの方法では、ゲート電極形成の際に再度
マスク合せが必要である。このためゲート電極は
マスク合せの際のマージンだけソース、ドレイン
領域とオーバーラツプしてしまい、ゲート容量
Cgsの増大をもたらす。これは素子が微細化、集
積化されるに従つて相対的に影響が大きくなり、
素子の性能上問題となる。
マスク合せが必要である。このためゲート電極は
マスク合せの際のマージンだけソース、ドレイン
領域とオーバーラツプしてしまい、ゲート容量
Cgsの増大をもたらす。これは素子が微細化、集
積化されるに従つて相対的に影響が大きくなり、
素子の性能上問題となる。
更にゲート電極形成に再度マスク合わせを必要
とすることは、工程が複雑になるだけでなく、素
子の微細化自体を制約する要因となる。
とすることは、工程が複雑になるだけでなく、素
子の微細化自体を制約する要因となる。
本発明は上記の如き問題を解決した高性能のセ
ルフアライン型MESFETを製造する方法を提供
することを目的とする。
ルフアライン型MESFETを製造する方法を提供
することを目的とする。
本発明の第１の方法は、まず化合物半導体基板
に比較的厚い絶縁膜を堆積し、この上にリフトオ
フ加工等を利用してゲート電極形成領域に金属パ
ターンを形成する。つづいて、このパターンをマ
スクとして異方性エツチング法により絶縁膜のエ
ツチングを行う。このあとリソグラフイにより素
子領域に開口をもつレジストパターンを形成し、
不純物を高濃度にイオン注入し、ソース・ドレイ
ン領域を形成する。その結果、高濃度ソース、ド
レイン領域がゲート領域に残された絶縁膜に自己
整合された状態で形成される。このあと等方性エ
ツチング法にて前記絶縁膜の側面を僅かにエツチ
ングする。この後金属パターンを除去してアニー
ルを行つた後全面に有機膜を塗布し、表面を平坦
化する。そして、この有機膜を全面エツチングし
て前記絶縁膜の表面を露出させ、ついでこの絶縁
膜をエツチング除去して基板表面を露出させる。
これにより、絶縁膜のあつた部分に孔があき、そ
の周囲は有機膜でおおわれた状態となる。この後
ゲート電極金属膜を全面に被着し、有機膜により
リフトオフ加工してゲート電極を形成する。ソー
スおよびドレイン電極は、このゲート電極形成の
後に形成する。
に比較的厚い絶縁膜を堆積し、この上にリフトオ
フ加工等を利用してゲート電極形成領域に金属パ
ターンを形成する。つづいて、このパターンをマ
スクとして異方性エツチング法により絶縁膜のエ
ツチングを行う。このあとリソグラフイにより素
子領域に開口をもつレジストパターンを形成し、
不純物を高濃度にイオン注入し、ソース・ドレイ
ン領域を形成する。その結果、高濃度ソース、ド
レイン領域がゲート領域に残された絶縁膜に自己
整合された状態で形成される。このあと等方性エ
ツチング法にて前記絶縁膜の側面を僅かにエツチ
ングする。この後金属パターンを除去してアニー
ルを行つた後全面に有機膜を塗布し、表面を平坦
化する。そして、この有機膜を全面エツチングし
て前記絶縁膜の表面を露出させ、ついでこの絶縁
膜をエツチング除去して基板表面を露出させる。
これにより、絶縁膜のあつた部分に孔があき、そ
の周囲は有機膜でおおわれた状態となる。この後
ゲート電極金属膜を全面に被着し、有機膜により
リフトオフ加工してゲート電極を形成する。ソー
スおよびドレイン電極は、このゲート電極形成の
後に形成する。
本発明の第２の方法は、まず化合物半導体基板
表面に比較的厚い絶縁膜を堆積し、この絶縁膜上
にソース、ドレイン型式領域に開口を有する第１
のマスクを形成し異方性エツチング法により絶縁
膜をエツチングして基板表面を露出させる。そし
て第１のマスクとその下の絶縁膜をマスクとして
イオン注入を行つてソース、ドレイン領域を形成
した後、前記第１のマスクを残したまま等方性エ
ツチング法によりその下の絶縁膜の側面を一部エ
ツチングする。この後、前記第１のマスクを除去
しアニールを行つた後全面に有機膜を塗布して表
面を平坦化する。そしてこの有機膜上にゲート電
極形成領域（実際にはゲート電極寸法より僅かに
大きい領域）に開口を有する第２のマスクを形成
し、有機膜を選択エツチングして前記ゲート電極
形成領域の絶縁膜表面を露出させ、露出した絶縁
膜をエツチング除去して基板表面を露出させる。
そして全面に金属膜を被着しこれを前記有機膜を
除去することによりリフトオフ加工してゲート電
極を形成する。
表面に比較的厚い絶縁膜を堆積し、この絶縁膜上
にソース、ドレイン型式領域に開口を有する第１
のマスクを形成し異方性エツチング法により絶縁
膜をエツチングして基板表面を露出させる。そし
て第１のマスクとその下の絶縁膜をマスクとして
イオン注入を行つてソース、ドレイン領域を形成
した後、前記第１のマスクを残したまま等方性エ
ツチング法によりその下の絶縁膜の側面を一部エ
ツチングする。この後、前記第１のマスクを除去
しアニールを行つた後全面に有機膜を塗布して表
面を平坦化する。そしてこの有機膜上にゲート電
極形成領域（実際にはゲート電極寸法より僅かに
大きい領域）に開口を有する第２のマスクを形成
し、有機膜を選択エツチングして前記ゲート電極
形成領域の絶縁膜表面を露出させ、露出した絶縁
膜をエツチング除去して基板表面を露出させる。
そして全面に金属膜を被着しこれを前記有機膜を
除去することによりリフトオフ加工してゲート電
極を形成する。
ソース、ドレイン電極はゲート電極を形成した
後に形成することは第１の方法と同じである。
後に形成することは第１の方法と同じである。
〔発明の効果〕
本発明によれば、ソース、ドレイン領域を形成
した後、その際の不純物イオン注入マスクとして
用いた絶縁膜パターン形状をゲート電極に移し変
える方法でセルフアライン構造を得るため、ゲー
ト電極形成後に高温熱工程を必要とせず、従つて
ゲート電極金属の制約がなく良好なシヨツトキー
障壁を得ることができる。また本発明では、異方
性エツチング法でパターニングした絶縁膜をマス
クとしてソース、ドレインのイオン注入を行つた
後、等方性エツチング法でその絶縁膜の側面を一
部エツチングして、残された絶縁膜パターンをそ
のままゲート電極に移し変えるため、ゲート長が
マスク寸法よりも短かく、ゲート電極とソース、
ドレイン領域との間のオーバーラツプがないセル
フアライン構造が得られ、ゲート容量Cgsが小さ
く高性能のMESFETを実現することができる。
した後、その際の不純物イオン注入マスクとして
用いた絶縁膜パターン形状をゲート電極に移し変
える方法でセルフアライン構造を得るため、ゲー
ト電極形成後に高温熱工程を必要とせず、従つて
ゲート電極金属の制約がなく良好なシヨツトキー
障壁を得ることができる。また本発明では、異方
性エツチング法でパターニングした絶縁膜をマス
クとしてソース、ドレインのイオン注入を行つた
後、等方性エツチング法でその絶縁膜の側面を一
部エツチングして、残された絶縁膜パターンをそ
のままゲート電極に移し変えるため、ゲート長が
マスク寸法よりも短かく、ゲート電極とソース、
ドレイン領域との間のオーバーラツプがないセル
フアライン構造が得られ、ゲート容量Cgsが小さ
く高性能のMESFETを実現することができる。
また本発明では、ゲート領域に残された絶縁膜
を埋込む形で有機膜で平坦化を行い、この有機膜
をエツチングして上記絶縁膜を露出させてこれを
除去し、続いて有機膜をそのままリフトオフ材と
して利用してゲート電極を形成するので、上記絶
縁膜パターンをそのままゲート電極に移し変える
工程も簡単である。
を埋込む形で有機膜で平坦化を行い、この有機膜
をエツチングして上記絶縁膜を露出させてこれを
除去し、続いて有機膜をそのままリフトオフ材と
して利用してゲート電極を形成するので、上記絶
縁膜パターンをそのままゲート電極に移し変える
工程も簡単である。
以下に本発明の第１の方法による実施例を、第
２図ａ〜ｊを用いて説明する。まず、例えばCr
をドープした半絶縁性GaAs基板２１に 28Si+イ
オンを加速エネルギ100keV、ドーズ量3.0×1012
個／cm2でイオン注入し、AsH3雰囲気中で850℃
15分の熱処理を行ない活性層２２を形成した後、
CVD法によりSiO2膜２３を約1μｍの厚さに堆積
する。次にフオトリソグラフイにより、ゲート電
極形成領域に幅L1＝1.0μｍの開口をもつレジスト
パターン２４を形成する(a)。続いて反応性イオン
エツチング（RIE）のマスクとなる金属としてAl
を約1000Å蒸着し、リフトオフすることにより、
レジストパターンに対応したAlパターン２５を
形成する(b)。この際、金属の蒸着に先立つて、
SiO2膜２３を、金属の膜厚と同程度エツチング
しておくと、パターン内とレジスト上の金属が確
実に分離され、バリ等の発生しない良好なリフト
オフが達成される。
２図ａ〜ｊを用いて説明する。まず、例えばCr
をドープした半絶縁性GaAs基板２１に 28Si+イ
オンを加速エネルギ100keV、ドーズ量3.0×1012
個／cm2でイオン注入し、AsH3雰囲気中で850℃
15分の熱処理を行ない活性層２２を形成した後、
CVD法によりSiO2膜２３を約1μｍの厚さに堆積
する。次にフオトリソグラフイにより、ゲート電
極形成領域に幅L1＝1.0μｍの開口をもつレジスト
パターン２４を形成する(a)。続いて反応性イオン
エツチング（RIE）のマスクとなる金属としてAl
を約1000Å蒸着し、リフトオフすることにより、
レジストパターンに対応したAlパターン２５を
形成する(b)。この際、金属の蒸着に先立つて、
SiO2膜２３を、金属の膜厚と同程度エツチング
しておくと、パターン内とレジスト上の金属が確
実に分離され、バリ等の発生しない良好なリフト
オフが達成される。
次にこのAlパターン２５をマスクとして平行
平板型RIE装置により、SiO2膜２３を8000Å程度
エツチングするとAlパターン２５以外の所には
2000ÅのSiO2膜２３が残る(c)。RIEの条件は、エ
ツチングガスとしてCF4とH2の混合ガスを用い、
流量はそれぞれ20c.c.／min及び10c.c.／min、エツ
チング時のガス圧は0.07Torr、高周波電力は
200Wである。この条件下では、SiO2膜のエツチ
ングレートが〜500Å／min、Alのエツチングレ
ートが〜20Å／minであり、Al／SiO2の選択比は
20以上であるため、1000Åと薄いAlでも1μの
SiO2をRIEする間充分にマスク効果を保持でき
る。
平板型RIE装置により、SiO2膜２３を8000Å程度
エツチングするとAlパターン２５以外の所には
2000ÅのSiO2膜２３が残る(c)。RIEの条件は、エ
ツチングガスとしてCF4とH2の混合ガスを用い、
流量はそれぞれ20c.c.／min及び10c.c.／min、エツ
チング時のガス圧は0.07Torr、高周波電力は
200Wである。この条件下では、SiO2膜のエツチ
ングレートが〜500Å／min、Alのエツチングレ
ートが〜20Å／minであり、Al／SiO2の選択比は
20以上であるため、1000Åと薄いAlでも1μの
SiO2をRIEする間充分にマスク効果を保持でき
る。
次に、リソグラフイにより素子領域に開口をも
つレジストパターン２６を形成した後、再びRIE
によりSiO2膜２３をエツチングし、基板表面を
露出させて、ｎ型不純物として 28Si+イオンを、
加速エネルギ200keV、ドーズ量3.0×1013個／cm2
で注入し、ソース、ドレイン領域に高濃度不純物
層２７1，２７2を形成する(d)。この際、Alパター
ン２５下のSiO2膜２３がイオン注入のマスクと
して働くため、このSiO2膜２３の下部には高濃
度層が形成されない。
つレジストパターン２６を形成した後、再びRIE
によりSiO2膜２３をエツチングし、基板表面を
露出させて、ｎ型不純物として 28Si+イオンを、
加速エネルギ200keV、ドーズ量3.0×1013個／cm2
で注入し、ソース、ドレイン領域に高濃度不純物
層２７1，２７2を形成する(d)。この際、Alパター
ン２５下のSiO2膜２３がイオン注入のマスクと
して働くため、このSiO2膜２３の下部には高濃
度層が形成されない。
つぎに、再びAlパターン２５をマスクとして
ケミカル・ドライ・エツチング（CDE）により
SiO2膜２３を等方エツチングする。CDEによる
SiO2膜のエツチング速度は〜200Å／minであり、
GaAs基板及びAlは全くエツチングされないた
め、CDEを10分間行なうことによりAlパターン
２５ＦのSiO2膜２３が横方向にのみ片側L3＝0.2μ
ｍずつエツチングされる(e)。このサンドエツチン
グは極めて制御性よく行われる。このことにより
後で形成するゲート電極領域が高濃度不純物層２
７1，２７2からそれぞれL3＝0.2μｍ離れた所にL2
＝1.0−（0.2×２）＝0.6μｍの幅をもつて正確に形
成される。
ケミカル・ドライ・エツチング（CDE）により
SiO2膜２３を等方エツチングする。CDEによる
SiO2膜のエツチング速度は〜200Å／minであり、
GaAs基板及びAlは全くエツチングされないた
め、CDEを10分間行なうことによりAlパターン
２５ＦのSiO2膜２３が横方向にのみ片側L3＝0.2μ
ｍずつエツチングされる(e)。このサンドエツチン
グは極めて制御性よく行われる。このことにより
後で形成するゲート電極領域が高濃度不純物層２
７1，２７2からそれぞれL3＝0.2μｍ離れた所にL2
＝1.0−（0.2×２）＝0.6μｍの幅をもつて正確に形
成される。
この後、レジストパターン２６およびAlパタ
ーン２５を除去した後、SiO2膜を部分的に残し
たまま、AsH3雰囲気中で800℃、15分間のアニ
ールを行ない、高濃度不純物層２７1，２７2を電
気的に活性化せしめる。なお、Alは、NaOHま
たHCl等でGaAs基板を痛めることなく容易に除
去できる。アニールの後、レジスト膜２８を全面
に塗布し、表面を平坦化する(f)。この時、実験に
よれば粘度27cpのポジ型フオトレジストを、
6000回転で30秒間塗布すると、平坦部でのレジス
トの厚さは1.1μｍであるが、厚さ9000Å〜1μｍの
SiO2膜の上部ではレジストの厚さが0.3μｍとな
り、レジストの表面はほぼ平坦になつていること
が確かめられている。
ーン２５を除去した後、SiO2膜を部分的に残し
たまま、AsH3雰囲気中で800℃、15分間のアニ
ールを行ない、高濃度不純物層２７1，２７2を電
気的に活性化せしめる。なお、Alは、NaOHま
たHCl等でGaAs基板を痛めることなく容易に除
去できる。アニールの後、レジスト膜２８を全面
に塗布し、表面を平坦化する(f)。この時、実験に
よれば粘度27cpのポジ型フオトレジストを、
6000回転で30秒間塗布すると、平坦部でのレジス
トの厚さは1.1μｍであるが、厚さ9000Å〜1μｍの
SiO2膜の上部ではレジストの厚さが0.3μｍとな
り、レジストの表面はほぼ平坦になつていること
が確かめられている。
次にレジスト膜２８を全面エツチングしてゆ
き、ゲート領域上のSiO2膜２３の頭部を露出さ
せる（ｇ）。このレジストの除去方法にはO2ガス
によるRIEが最も適している。RIEはほぼ完全な
異方性エツチングであるため、最初に塗布したレ
ジストの形状が保たれたまま膜厚のみが減少して
ゆき、その制御がきわめて容易だからである。
き、ゲート領域上のSiO2膜２３の頭部を露出さ
せる（ｇ）。このレジストの除去方法にはO2ガス
によるRIEが最も適している。RIEはほぼ完全な
異方性エツチングであるため、最初に塗布したレ
ジストの形状が保たれたまま膜厚のみが減少して
ゆき、その制御がきわめて容易だからである。
例えば、O2ガスの流量10SCCM、ガス圧
0.05Torr、高周波電力100Wの条件下でのレジス
トのエツチング速度は約800Å／minであり、ま
た、基板の温度上昇の影響などもほとんど受け
ず、面内均一性、再現性、制御性などにおいて、
溶液によるレジストの除去などに比べはるかに優
れている。
0.05Torr、高周波電力100Wの条件下でのレジス
トのエツチング速度は約800Å／minであり、ま
た、基板の温度上昇の影響などもほとんど受け
ず、面内均一性、再現性、制御性などにおいて、
溶液によるレジストの除去などに比べはるかに優
れている。
この条件下でレジストのO2によるRIEを７分間
行なうと、平坦部では約5500Åのレジストが残る
が、ゲート電極形成領域のSiO2膜２３の上部の
レジストは、もともと膜厚が薄いため、完全に除
去される。
行なうと、平坦部では約5500Åのレジストが残る
が、ゲート電極形成領域のSiO2膜２３の上部の
レジストは、もともと膜厚が薄いため、完全に除
去される。
このようにSiO2膜２３の頭部を露出させての
ち、このSiO2膜２３を除去すれば、ゲート電極
形成領域の基板表面が露出し、その周囲にレジス
ト膜２８が残された状態が得られる。
ち、このSiO2膜２３を除去すれば、ゲート電極
形成領域の基板表面が露出し、その周囲にレジス
ト膜２８が残された状態が得られる。
次に、全面にゲート電極金属としてPt膜２９
を1000Å蒸着する（ｈ）。このときレジストパタ
ーンのエツヂが極めて急峻であるため、Pt膜２
９が段切れをおこし、パターン内とレジスト上の
Ptが分離されるから、レジスト膜２８を除去す
ることによりリフトオフ加工をしてゲート電極と
なるPt膜２９のみ残す（ｉ）。この後、Au−Ge
系合金によりソース、ドレイン電極３０1，３０2
を形成してMESFETを完成する（ｊ）。こうして
得られたFETの特性を測定したところ、マスク
上で1μｍであつたゲート長が実際のデバイスで
は0.6μｍと小さくなつており、またソース、ゲー
ト間ゲート、ドレイン間が0.2μｍであつてゲート
電極は高電子濃度層とオーバーラツプせず、かつ
極めて近接しているため、ソース直列抵抗もゲー
ト容量も十分に小さく、ドレイン耐圧が高いこと
が確認された。
を1000Å蒸着する（ｈ）。このときレジストパタ
ーンのエツヂが極めて急峻であるため、Pt膜２
９が段切れをおこし、パターン内とレジスト上の
Ptが分離されるから、レジスト膜２８を除去す
ることによりリフトオフ加工をしてゲート電極と
なるPt膜２９のみ残す（ｉ）。この後、Au−Ge
系合金によりソース、ドレイン電極３０1，３０2
を形成してMESFETを完成する（ｊ）。こうして
得られたFETの特性を測定したところ、マスク
上で1μｍであつたゲート長が実際のデバイスで
は0.6μｍと小さくなつており、またソース、ゲー
ト間ゲート、ドレイン間が0.2μｍであつてゲート
電極は高電子濃度層とオーバーラツプせず、かつ
極めて近接しているため、ソース直列抵抗もゲー
ト容量も十分に小さく、ドレイン耐圧が高いこと
が確認された。
また本発明では、ゲート電極とソース、ドレイ
ン領域との間に微少間隔を設けるために、ゲート
電極自体のサイド・エツチングを行わず、リフト
オフ法でゲート電極を加工するためのスペーサの
形成工程でそのゲート電極形成領域の幅がゲート
電極寸法より僅かに小さくなるようにしている。
ゲート電極自体をサイド・エツチングする方法で
は、エツチング残りがあるとゲート電極とソー
ス、ドレイン間の短絡或いはリーク電流増大の原
因となり、信頼性上問題である。本発明ではこの
様な問題がなくなり、信頼性の高いものが得られ
る。またゲート電極加工用のスペーサとなるレジ
スト膜２８を形成する際には、SiO2膜２３のエ
ツチングに用いたAlパターン２５は除去する。
このAlパターン２５を残したままレジスト膜２
８を形成すると、残されたAlが不純物として素
子に取込まれて素子特性劣化の原因となるが、本
発明ではこの様な虞れがない。更にまた本発明で
は、第２図ｇ，ｈから明らかなように、SiO2膜
２３およびレジスト膜２８で定義されるゲート電
極形成領域は、レジスト膜２８にオーバーハング
が形成されず、そのほぼ垂直な壁面で決まる。従
つてゲート電極寸法は非常に精密に設定され、ゲ
ート長のばらつきも小さいものとなる。
ン領域との間に微少間隔を設けるために、ゲート
電極自体のサイド・エツチングを行わず、リフト
オフ法でゲート電極を加工するためのスペーサの
形成工程でそのゲート電極形成領域の幅がゲート
電極寸法より僅かに小さくなるようにしている。
ゲート電極自体をサイド・エツチングする方法で
は、エツチング残りがあるとゲート電極とソー
ス、ドレイン間の短絡或いはリーク電流増大の原
因となり、信頼性上問題である。本発明ではこの
様な問題がなくなり、信頼性の高いものが得られ
る。またゲート電極加工用のスペーサとなるレジ
スト膜２８を形成する際には、SiO2膜２３のエ
ツチングに用いたAlパターン２５は除去する。
このAlパターン２５を残したままレジスト膜２
８を形成すると、残されたAlが不純物として素
子に取込まれて素子特性劣化の原因となるが、本
発明ではこの様な虞れがない。更にまた本発明で
は、第２図ｇ，ｈから明らかなように、SiO2膜
２３およびレジスト膜２８で定義されるゲート電
極形成領域は、レジスト膜２８にオーバーハング
が形成されず、そのほぼ垂直な壁面で決まる。従
つてゲート電極寸法は非常に精密に設定され、ゲ
ート長のばらつきも小さいものとなる。
また、もう一つの実施例として、ゲート電極金
属にPt、Ti、PdなどGaAsと反応して化合物を
形成するものを用い、熱処理により反応を進めて
ゲート閾値電圧を制御する方法がある。上記実施
例においてもゲート電極としてPtを用いている
が、ゲート電極形成後は、熱工程がなくGaAsと
の反応が進行していない。また、イオン注入条件
が100keV、3.0×1012個／cm2であるため、このま
まではノーマリーオン型のFETである。これを、
380℃で30分間の熱処理を行ない、PtとGaAsを
反応させ、シヨツトキー障壁面を活性層内部に形
成することにより、実効的にゲート下部の活性層
の厚さを薄くし、閾値電圧を制御してノーマリー
オフ型にすることができる。
属にPt、Ti、PdなどGaAsと反応して化合物を
形成するものを用い、熱処理により反応を進めて
ゲート閾値電圧を制御する方法がある。上記実施
例においてもゲート電極としてPtを用いている
が、ゲート電極形成後は、熱工程がなくGaAsと
の反応が進行していない。また、イオン注入条件
が100keV、3.0×1012個／cm2であるため、このま
まではノーマリーオン型のFETである。これを、
380℃で30分間の熱処理を行ない、PtとGaAsを
反応させ、シヨツトキー障壁面を活性層内部に形
成することにより、実効的にゲート下部の活性層
の厚さを薄くし、閾値電圧を制御してノーマリー
オフ型にすることができる。
次に本発明の第２の方法による実施例を、第３
図ａ〜ｉを用いて詳細に説明する。まず、Crを
ドープした半絶縁性GaAs基板４１に、選択的イ
オン注入法によりSiイオンを加速エネルギー
100keV、ドーズ量３×1012個／cm2でイオン注入
し、アルシン雰囲気中で850℃15分間のアニール
を行ない電気的活性層４２を形成する。この後低
温（〜400℃）CVD法によりSiO2膜４３を1μｍの
厚さに堆積する(a)。次にソース、ドレイン形式領
域に開口を有する第１のマスクとしてレジストパ
ターン４４を形成し、SiO2膜４３をCF4＋H2の
混合ガスによる反応性イオンエツチング（RIE）
により除去した後、Siイオンを150keV、３×
1013個／cm2でイオン注入し、高濃度不純物層４５
１，４５2を形成する(b)。この際、SiO2膜４３のエ
ツチングには、ここで用いたRIEのような異方性
エツチングが必要である。すなわち後でゲート電
極となる部分では、SiO2膜４３の幅がたかだか
１〜2μｍである場合が多く、SiO2膜４３の厚さ
が1μｍと厚いために、通常の等方的なエツチン
グではサイドエツチングによりパターン精度が著
しく損なわれるからである。また、RIEは、その
条件を選ぶことによりSiO2／GaAs、SiO2／レジ
ストの選択比がそれぞれ＞10、＞５と大きくとれ
る。従つてエツチング後のSiO2膜４３の側面は
ほぼ垂直になり、また多少のオーバーエツチング
を行つてもGaAsはほとんどエツチングされな
い。さらに、RIEでは、イオン衝撃により半導体
に損傷を与えるが、これは高濃度のイオン注入に
比べれば極めて小さなものであり、後に続く800
℃以上の注入不純物活性化のためのアニールによ
り完全に回復する。
図ａ〜ｉを用いて詳細に説明する。まず、Crを
ドープした半絶縁性GaAs基板４１に、選択的イ
オン注入法によりSiイオンを加速エネルギー
100keV、ドーズ量３×1012個／cm2でイオン注入
し、アルシン雰囲気中で850℃15分間のアニール
を行ない電気的活性層４２を形成する。この後低
温（〜400℃）CVD法によりSiO2膜４３を1μｍの
厚さに堆積する(a)。次にソース、ドレイン形式領
域に開口を有する第１のマスクとしてレジストパ
ターン４４を形成し、SiO2膜４３をCF4＋H2の
混合ガスによる反応性イオンエツチング（RIE）
により除去した後、Siイオンを150keV、３×
1013個／cm2でイオン注入し、高濃度不純物層４５
１，４５2を形成する(b)。この際、SiO2膜４３のエ
ツチングには、ここで用いたRIEのような異方性
エツチングが必要である。すなわち後でゲート電
極となる部分では、SiO2膜４３の幅がたかだか
１〜2μｍである場合が多く、SiO2膜４３の厚さ
が1μｍと厚いために、通常の等方的なエツチン
グではサイドエツチングによりパターン精度が著
しく損なわれるからである。また、RIEは、その
条件を選ぶことによりSiO2／GaAs、SiO2／レジ
ストの選択比がそれぞれ＞10、＞５と大きくとれ
る。従つてエツチング後のSiO2膜４３の側面は
ほぼ垂直になり、また多少のオーバーエツチング
を行つてもGaAsはほとんどエツチングされな
い。さらに、RIEでは、イオン衝撃により半導体
に損傷を与えるが、これは高濃度のイオン注入に
比べれば極めて小さなものであり、後に続く800
℃以上の注入不純物活性化のためのアニールによ
り完全に回復する。
高濃度のイオン注入の後、SiO2膜４３を等方
性エツチングによりサイドエツチングする(c)。こ
の目的は１つは先の実施例と同様、ゲート長の短
縮であり、もう１つはゲートと高濃度層のオーバ
ーラツプを避けるためである。すなわち、活性層
２２上のSiO2膜４３の幅が1μｍであつたとする
と、SiO2膜４３を0.2μｍサイドエツチングするこ
とにより、ゲート電極のパターン幅は1.0−（0.2
×２）＝0.6μとなり、通常の光露方法によりサブ
ミクロン・ゲートを形成することが可能となる。
また、高濃度不純物層は、イオン注入、及びアニ
ール時に横方向にも拡散することが十分に考えら
れる。このため、SiO2膜４３をサイドエツチン
グすることなく、そのままゲート電極にパターン
を移し変えた際には、ゲート電極と高濃度不純物
層が重なつてしまう。このことは、ゲート容量
Cgsを増加させるばかりでなく、ゲート、ドレイ
ン間の耐圧が低くなり、最悪の場合には、ゲート
と高濃度不純物層がシヨートする結果となる。
SiO2膜４３のサイドエツチングによりこれらの
ことを避けることができ、ゲートと高濃度不純物
層の間隔を十分小さく保つたまま所望の距離だけ
わずかに離すことができる。
性エツチングによりサイドエツチングする(c)。こ
の目的は１つは先の実施例と同様、ゲート長の短
縮であり、もう１つはゲートと高濃度層のオーバ
ーラツプを避けるためである。すなわち、活性層
２２上のSiO2膜４３の幅が1μｍであつたとする
と、SiO2膜４３を0.2μｍサイドエツチングするこ
とにより、ゲート電極のパターン幅は1.0−（0.2
×２）＝0.6μとなり、通常の光露方法によりサブ
ミクロン・ゲートを形成することが可能となる。
また、高濃度不純物層は、イオン注入、及びアニ
ール時に横方向にも拡散することが十分に考えら
れる。このため、SiO2膜４３をサイドエツチン
グすることなく、そのままゲート電極にパターン
を移し変えた際には、ゲート電極と高濃度不純物
層が重なつてしまう。このことは、ゲート容量
Cgsを増加させるばかりでなく、ゲート、ドレイ
ン間の耐圧が低くなり、最悪の場合には、ゲート
と高濃度不純物層がシヨートする結果となる。
SiO2膜４３のサイドエツチングによりこれらの
ことを避けることができ、ゲートと高濃度不純物
層の間隔を十分小さく保つたまま所望の距離だけ
わずかに離すことができる。
さらにこの方法は、イオン注入の方向性による
オフセツトを避けることができる、という利点も
併せもつている。一般にイオン注入の際には、面
チヤンネリングの効果を避けるため基板を５〜
10°傾けて行なわれる。従つて、イオン注入の前
にマスクをサイドエツチングしておく方法では、
ゲートにソースもしくはドレインのどちらか一方
の高濃度不純物層が必要以上に近接してしまうこ
とが生じるが、本実施例のように、イオン注入を
行つた後サイドエツチングをかける方法を用いれ
ば、このことを十分に妨げる。
オフセツトを避けることができる、という利点も
併せもつている。一般にイオン注入の際には、面
チヤンネリングの効果を避けるため基板を５〜
10°傾けて行なわれる。従つて、イオン注入の前
にマスクをサイドエツチングしておく方法では、
ゲートにソースもしくはドレインのどちらか一方
の高濃度不純物層が必要以上に近接してしまうこ
とが生じるが、本実施例のように、イオン注入を
行つた後サイドエツチングをかける方法を用いれ
ば、このことを十分に妨げる。
なお、SiO2膜４３のサイドエツチングは、通
常の湿式エツチング法を用いてもよいが、本実施
例ではケミカル・ドライ・エツチング（CDE）
を用いている。これは、CDEなどのドライエツ
チングの方がその制御性、均一性において優れて
いるためである。
常の湿式エツチング法を用いてもよいが、本実施
例ではケミカル・ドライ・エツチング（CDE）
を用いている。これは、CDEなどのドライエツ
チングの方がその制御性、均一性において優れて
いるためである。
SiO2膜４３を0.2μｍサイドエツチングした後、
レジストパターン４４を剥離し、不純物注入のマ
スクとして用いたSiO2膜４３を残したままアル
シン雰囲気中で800℃10分間のアニールを行ない、
高濃度不純物層４５1，４５2を電気的に活性化せ
しめる。
レジストパターン４４を剥離し、不純物注入のマ
スクとして用いたSiO2膜４３を残したままアル
シン雰囲気中で800℃10分間のアニールを行ない、
高濃度不純物層４５1，４５2を電気的に活性化せ
しめる。
この後全面に有機膜としてフオトレジスト膜４
６を塗布する(d)。この際に問題となるのは、フオ
トレジスト膜４６のカバレージ、すなわちその表
面の平坦性である。SiO2膜４３のパターンがあ
る部分とない部分で、その厚さの差が十分大きく
なければ、後にSiO2膜４３の頭部を露出させる
工程でレジストのエツチングの制御性が厳しく要
求される。
６を塗布する(d)。この際に問題となるのは、フオ
トレジスト膜４６のカバレージ、すなわちその表
面の平坦性である。SiO2膜４３のパターンがあ
る部分とない部分で、その厚さの差が十分大きく
なければ、後にSiO2膜４３の頭部を露出させる
工程でレジストのエツチングの制御性が厳しく要
求される。
本実施例においては、SiO2膜４３の段差は高
濃度不純物層４５1，４５2の形成される部分のみ
であり、その他の部分には1μｍのSiO2膜４３が
残されている。従つてレジスト膜４６は、この
SiO2膜４３の上部で通常の厚さとなる。また、
段差部の広さＬはたかだか５〜10μｍ程度である
ためｄに示す如く通常の塗布方法によつても、こ
の段差部にレジスト膜４６を充てんすることは十
分に可能である。本実施例では粘度27cpのポジ
型レジストを6000回転で30秒間塗布したが、段差
の幅がＬ＝7μｍのところで、下部にSiO2がある
部分とない部分のレジスト膜４６の表面の段差は
0.1μｍ以下であつた。
濃度不純物層４５1，４５2の形成される部分のみ
であり、その他の部分には1μｍのSiO2膜４３が
残されている。従つてレジスト膜４６は、この
SiO2膜４３の上部で通常の厚さとなる。また、
段差部の広さＬはたかだか５〜10μｍ程度である
ためｄに示す如く通常の塗布方法によつても、こ
の段差部にレジスト膜４６を充てんすることは十
分に可能である。本実施例では粘度27cpのポジ
型レジストを6000回転で30秒間塗布したが、段差
の幅がＬ＝7μｍのところで、下部にSiO2がある
部分とない部分のレジスト膜４６の表面の段差は
0.1μｍ以下であつた。
レジスト塗布による平坦化工程に引き続き、第
２のマスクとなるSiN膜４７をスパツタで1000Å
堆積した後、ゲート電極領域よりもひとまわり大
きいパターニングをレジスト膜４８により施し、
RIEによりSiN膜４７を開口する(e)。これは、ゲ
ート電極を形成する部分のSiO2膜４３のみを露
出させ、他の部分にはゲート金属を付着させない
ためである。
２のマスクとなるSiN膜４７をスパツタで1000Å
堆積した後、ゲート電極領域よりもひとまわり大
きいパターニングをレジスト膜４８により施し、
RIEによりSiN膜４７を開口する(e)。これは、ゲ
ート電極を形成する部分のSiO2膜４３のみを露
出させ、他の部分にはゲート金属を付着させない
ためである。
この後、SiN膜４７をマスクとしてO2ガスによ
るRIEを行ない、ゲート電極領域のSiO2膜４３の
頭部を露出させる(f)。O2ガスの流量10c.c.／min、
ガス圧0.05Torr、高周波電力100Wの条件下で、
レジスト膜４６は800Å／minの速度で除去され、
そのエツチングはほぼ異方性を保つて進行するた
め、極めて制御性がよい。またSiN膜４７のエツ
チングレートは80Å／min以下である。さらに、
レジスト膜４６の厚さは、SiO2膜４３上で1.0μ
ｍ、SiO2膜４３のパターンがないGaAs上では実
効的に2.0μｍになつており、SiO2膜４３の頭部が
露出した時点でレジスト膜４６のRIEを終了させ
ることは容易であり、またレジスト厚の余裕も
1μｍと大きい。さらにO2ガスによるRIEは、上
述のように制御性に優れまた面内均一性や再現性
においても、ウエツト法などによるレジストの除
去に比べ極めて優れている。こうしてレジスト膜
４６のRIEを、余裕を見込んで15分間行なうと、
図に示すごとく、SiO2膜４３の頭部が露出する。
るRIEを行ない、ゲート電極領域のSiO2膜４３の
頭部を露出させる(f)。O2ガスの流量10c.c.／min、
ガス圧0.05Torr、高周波電力100Wの条件下で、
レジスト膜４６は800Å／minの速度で除去され、
そのエツチングはほぼ異方性を保つて進行するた
め、極めて制御性がよい。またSiN膜４７のエツ
チングレートは80Å／min以下である。さらに、
レジスト膜４６の厚さは、SiO2膜４３上で1.0μ
ｍ、SiO2膜４３のパターンがないGaAs上では実
効的に2.0μｍになつており、SiO2膜４３の頭部が
露出した時点でレジスト膜４６のRIEを終了させ
ることは容易であり、またレジスト厚の余裕も
1μｍと大きい。さらにO2ガスによるRIEは、上
述のように制御性に優れまた面内均一性や再現性
においても、ウエツト法などによるレジストの除
去に比べ極めて優れている。こうしてレジスト膜
４６のRIEを、余裕を見込んで15分間行なうと、
図に示すごとく、SiO2膜４３の頭部が露出する。
続いて露出したSiO2膜４３を完全に除去する
と、SiO2膜４３のパターンに対応したレジスト
膜４６の開口部が得られる（ｇ）。このレジスト
膜４６を残したまま、全面にAlを1000Å蒸着し
た後、残つているレジスト膜４６でリフトオフ加
工を行なうとゲート電極４９が形成される（ｈ）。
このゲート電極４９のパターンは、レジスト膜４
６を塗布する前の活性層上のSiO2膜４３のパタ
ーンと全く同一である。従つて、第１のマスクで
あるレジスト膜４４の最小寸法が1μｍであつた
にもかかわらず、このパターンの幅すなわち
FETのゲート長は0.6μｍにまで短縮されている。
さらに、このゲート電極４９は、高濃度層４５1，
４５2から0.2μｍ程度離れて形成され、高濃度層
４５1，４５2とは全くオーバーラツプしない。
と、SiO2膜４３のパターンに対応したレジスト
膜４６の開口部が得られる（ｇ）。このレジスト
膜４６を残したまま、全面にAlを1000Å蒸着し
た後、残つているレジスト膜４６でリフトオフ加
工を行なうとゲート電極４９が形成される（ｈ）。
このゲート電極４９のパターンは、レジスト膜４
６を塗布する前の活性層上のSiO2膜４３のパタ
ーンと全く同一である。従つて、第１のマスクで
あるレジスト膜４４の最小寸法が1μｍであつた
にもかかわらず、このパターンの幅すなわち
FETのゲート長は0.6μｍにまで短縮されている。
さらに、このゲート電極４９は、高濃度層４５1，
４５2から0.2μｍ程度離れて形成され、高濃度層
４５1，４５2とは全くオーバーラツプしない。
この後、Au−Ge系合金によりソース、ドレイ
ン電極５０1，５０2を形成する（ｉ）。
ン電極５０1，５０2を形成する（ｉ）。
この結果、ゲートのマスク寸法が1μｍである
にもかかわらず、実際のゲート長が0.6μｍと短
く、また、ソース、ドレインとゲート間が0.2μｍ
と小さいためソース直列抵抗もゲート容量も十分
に小さく、高速動作が可能で、かつドレイン耐圧
が10V以上という高性能のFETが得られた。しか
もFET特性はウエハ面内及びウエハ間でもバラ
ツキが少なく、非常に均一性のよいものであつ
た。
にもかかわらず、実際のゲート長が0.6μｍと短
く、また、ソース、ドレインとゲート間が0.2μｍ
と小さいためソース直列抵抗もゲート容量も十分
に小さく、高速動作が可能で、かつドレイン耐圧
が10V以上という高性能のFETが得られた。しか
もFET特性はウエハ面内及びウエハ間でもバラ
ツキが少なく、非常に均一性のよいものであつ
た。
また、ソース、ドレイン領域形成後にゲート電
極を形成しているため、ゲート電極形成後の高温
熱工程を必要とせず、従つて耐熱性金属を用いる
ことなくセルフアライン構造を実現することがで
きた。
極を形成しているため、ゲート電極形成後の高温
熱工程を必要とせず、従つて耐熱性金属を用いる
ことなくセルフアライン構造を実現することがで
きた。
参考例として、上記実施例中のSiO2膜４３の
サイドエツチング工程を行なわずにFETを形成
した。これを上記実施例と比較すると、参考例の
方がゲート電極と高濃度層の短絡による不良品の
発生がみられたが、上記実施例のものはこの種の
不良品は発生しなかつた。さらにドレイン耐圧
も、参考例のものは4V〜8Vと小さく、かつバラ
ツキが大きかつたが、上記実施例によるものは
10V〜12Vと十分満足できる値が得られた。参考
例の場合ドレイン耐圧が低いのは、ゲートと高濃
度層が必要以上に近接しているためであり、さら
にそのばらつきは、イオン注入時に基板を7°傾け
ているためと考えられるが、上記実施例において
はこれらの影響をほとんどうけていないことがわ
かつた。
サイドエツチング工程を行なわずにFETを形成
した。これを上記実施例と比較すると、参考例の
方がゲート電極と高濃度層の短絡による不良品の
発生がみられたが、上記実施例のものはこの種の
不良品は発生しなかつた。さらにドレイン耐圧
も、参考例のものは4V〜8Vと小さく、かつバラ
ツキが大きかつたが、上記実施例によるものは
10V〜12Vと十分満足できる値が得られた。参考
例の場合ドレイン耐圧が低いのは、ゲートと高濃
度層が必要以上に近接しているためであり、さら
にそのばらつきは、イオン注入時に基板を7°傾け
ているためと考えられるが、上記実施例において
はこれらの影響をほとんどうけていないことがわ
かつた。
本発明の第２の方法による他の実施例として
は、ゲート電極金属としてPt、Pd、Tiなど、
GaAsと反応して化合物を形成するものを選び、
熱処理により反応を進行させてGaAs内部にシヨ
ツト接合界面を形成して閾値電圧を制御する方法
がある。Ptをゲート電極としてGaAsと反応さ
せ、ノーマリーオフ型FETを製作した実施例と
先の実施例を比較するとゲート電極にPtを用い
たものの方がさらにRsが小さく、高gmのものが
得られた。これは、ゲート電極にPtを用いたも
のは、ゲート電極形成後の熱処理によりしきい値
電圧を制御しているため、0.2μｍと短いソース、
ゲート間も低抵抗になつており、この部分の影響
がさらに低減されているためである。
は、ゲート電極金属としてPt、Pd、Tiなど、
GaAsと反応して化合物を形成するものを選び、
熱処理により反応を進行させてGaAs内部にシヨ
ツト接合界面を形成して閾値電圧を制御する方法
がある。Ptをゲート電極としてGaAsと反応さ
せ、ノーマリーオフ型FETを製作した実施例と
先の実施例を比較するとゲート電極にPtを用い
たものの方がさらにRsが小さく、高gmのものが
得られた。これは、ゲート電極にPtを用いたも
のは、ゲート電極形成後の熱処理によりしきい値
電圧を制御しているため、0.2μｍと短いソース、
ゲート間も低抵抗になつており、この部分の影響
がさらに低減されているためである。
さらに他の実施例を第４図により説明する。先
の実施例においては、レジスト膜４６上にSiN膜
４７を堆積してこれをパターニングして第２のマ
スクとしているが、本実施例では、第４図ａに示
すようにレジスト膜５１により第２のマスクを形
成している。この場合、レジスト膜５１は平坦化
レジスト膜４６とは異種材料であることが必要
で、例えばレジスト膜４６をポジ型、レジスト膜
５１をネガ型とする。このようにお互いがまじり
合わず、かつ現像特性の異るものを用いることに
より、工程を単純化することが可能である。この
状態でO2ガスによりRIEを行ない、第４図ｂのよ
うにSiO2膜４３の頭部を露出させることができ
る。この後は先の実施例と同様の工程を採ればよ
い。
の実施例においては、レジスト膜４６上にSiN膜
４７を堆積してこれをパターニングして第２のマ
スクとしているが、本実施例では、第４図ａに示
すようにレジスト膜５１により第２のマスクを形
成している。この場合、レジスト膜５１は平坦化
レジスト膜４６とは異種材料であることが必要
で、例えばレジスト膜４６をポジ型、レジスト膜
５１をネガ型とする。このようにお互いがまじり
合わず、かつ現像特性の異るものを用いることに
より、工程を単純化することが可能である。この
状態でO2ガスによりRIEを行ない、第４図ｂのよ
うにSiO2膜４３の頭部を露出させることができ
る。この後は先の実施例と同様の工程を採ればよ
い。
本発明は更に種々変形実施することができる。
例えば絶縁膜は、SiO2に限らずSiNなどでもよい
し、その堆積方法、エツチング方法、エツチング
ガスなども種々選択できる。また活性層はイオン
注入法による他、エピタキシヤル成長法で形成し
てもよい。半導体基板として、GaAsの他InPそ
の他の化合物半導体を用いた場合にも本発明を適
用することができる。また、表面平坦化に用いる
膜としてレジストの他、各種有機膜を用いること
が可能である。
例えば絶縁膜は、SiO2に限らずSiNなどでもよい
し、その堆積方法、エツチング方法、エツチング
ガスなども種々選択できる。また活性層はイオン
注入法による他、エピタキシヤル成長法で形成し
てもよい。半導体基板として、GaAsの他InPそ
の他の化合物半導体を用いた場合にも本発明を適
用することができる。また、表面平坦化に用いる
膜としてレジストの他、各種有機膜を用いること
が可能である。
第１図は、従来法によるGaAs MESFETの構
造を示す図、第２図ａ〜ｊは本発明の第１の方法
による実施例のGaAs MESFETの製造工程を示
す図、第３図ａ〜ｉは本発明の第２の方法による
実施例のGaAs MESFETの製造工程を示す図、
第４図ａ，ｂは同じく他の実施例のGaAs
MESFETの製造工程を示す図である。 ２１……半絶縁性GaAs基板、２２……ｎ型活
性層、２３……SiO2膜、２４……レジストパタ
ーン、２５……Alパターン、２６……レジスト
パターン、２７1，２７2……高濃度不純物層（ソ
ース、ドレイン領域）、２８……レジスト膜、２
９……Pt膜（ゲート電極金属膜）、３０1，３０2
……ソース、ドレイン電極、３１……硬化膜、２
３1……SiO2膜、２３2……SiN膜、４１……半絶
縁性GaAs基板、４２……ｎ型活性層、４３……
SiO2膜、４４……レジスト膜（第１のマスク）、
４５1，４５2……高濃度不純物層（ソース、ドレ
イン領域）、４６……レジスト膜、４７……SiN
膜（第２のマスク）、４８……レジスト膜、４９
……ゲート電極、５０1，５０2……ソース、ドレ
イン電極、５１……レジスト膜（第２のマスク）。
造を示す図、第２図ａ〜ｊは本発明の第１の方法
による実施例のGaAs MESFETの製造工程を示
す図、第３図ａ〜ｉは本発明の第２の方法による
実施例のGaAs MESFETの製造工程を示す図、
第４図ａ，ｂは同じく他の実施例のGaAs
MESFETの製造工程を示す図である。 ２１……半絶縁性GaAs基板、２２……ｎ型活
性層、２３……SiO2膜、２４……レジストパタ
ーン、２５……Alパターン、２６……レジスト
パターン、２７1，２７2……高濃度不純物層（ソ
ース、ドレイン領域）、２８……レジスト膜、２
９……Pt膜（ゲート電極金属膜）、３０1，３０2
……ソース、ドレイン電極、３１……硬化膜、２
３1……SiO2膜、２３2……SiN膜、４１……半絶
縁性GaAs基板、４２……ｎ型活性層、４３……
SiO2膜、４４……レジスト膜（第１のマスク）、
４５1，４５2……高濃度不純物層（ソース、ドレ
イン領域）、４６……レジスト膜、４７……SiN
膜（第２のマスク）、４８……レジスト膜、４９
……ゲート電極、５０1，５０2……ソース、ドレ
イン電極、５１……レジスト膜（第２のマスク）。
Claims (1)
- 【特許請求の範囲】 １ 化合物半導体基板上に絶縁膜を堆積する工程
と、この絶縁膜上のゲート電極形成領域に金属パ
ターンを形成する工程と、この金属パターンをマ
スクとして異方性エツチング法により前記絶縁膜
をエツチングする工程と、前記金属パターンを残
したまま素子領域に開口を有するレジストパター
ンを形成しイオン注入を行つてソース、ドレイン
領域を形成する工程と、この後前記金属パターン
をマスクとして等方性エツチング法により前記絶
縁膜の側面を所定の厚みエツチングする工程と、
この後前記金属パターンを除去し全面に有機膜を
塗布して表面を平坦化する工程と、この有機膜を
全面エツチングして前記絶縁膜の表面を露出させ
る工程と、露出させた前記絶縁膜をエツチングし
て基板表面を露出させる工程と、この後露出した
基板表面との間でシヨツトキー障壁を形成する金
属膜を被着し前記有機膜を除去してリフトオフ加
工によりゲート電極を形成する工程と、この工程
の後ソースおよびドレイン電極を形成する工程と
を備えたことを特徴とするシヨツトキーゲート型
電界効果トランジスタの製造方法。 ２ 前記化合物半導体基板は、半絶縁性GaAs基
板の表面部に活性層を形成したものであり、前記
ゲート電極用の金属膜はPt、Pd、Tiから選ばれ
た一種以上の金属膜であり、この金属膜被着後に
熱処理を行つてゲートしきい値電圧を所望値に設
定する特許請求の範囲第１項記載のシヨツトキー
ゲート型電界効果トランジスタの製造方法。 ３ 化合物半導体基板上に絶縁膜を堆積する工程
と、この絶縁膜上にソース、ドレイン形成領域に
開口を有する第１のマスクを形成し異方性エツチ
ング法により絶縁膜をエツチングして基板表面を
露出させる工程と、前記第１のマスクおよびその
下の絶縁膜をマスクとしてイオン注入を行つてソ
ース、ドレイン領域を形成する工程と、前記第１
のマスクを残したまま等方性エツチング法により
第１のマスク下の絶縁膜の側面を一部エツチング
する工程と、前記第１のマスクを除去し全面に有
機膜を塗布して表面を平坦化する工程と、この有
機膜上にゲート電極形成領域に開口を有する第２
のマスクを形成し、有機膜を選択エツチングして
前記ゲート電極形成領域の絶縁膜表面を露出させ
る工程と、露出した絶縁膜をエツチング除去して
ゲート電極形成領域の基板表面を露出させる工程
と、この後ゲート電極金属膜を全面に被着しこれ
を前記有機膜を除去することによりリフトオフ加
工してゲート電極を形成する工程と、この工程の
後ソースおよびドレイン電極を形成する工程とを
備えたことを特徴とするシヨツトキーゲート型電
界効果トランジスタの製造方法。 ４ 前記化合物半導体基板は、半絶縁性GaAs基
板の表面部に活性層を形成したものであり、前記
ゲート電極金属膜はAl膜である特許請求の範囲
第３項記載のシヨツトキーゲート型電界効果トラ
ンジスタの製造方法。 ５ 前記化合物半導体基板は、半絶縁性GaAs基
板の表面部に活性層を形成したものであり、前記
ゲート電極金属膜はPt、Pd、Tiから選ばれた１
種以上の金属膜であつて、ゲート電極形成後熱処
理を行つてゲートしきい値電圧を制御する特許請
求の範囲第３項記載のシヨツトキーゲート型電界
効果トランジスタの製造方法。 ６ 前記有機膜はレジスト膜であり、前記第２の
マスクは前記有機膜とは異種の有機膜または絶縁
膜である特許請求の範囲第３項記載のシヨツトキ
ーゲート型電界効果トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58105306A JPS59229876A (ja) | 1983-06-13 | 1983-06-13 | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
| EP84303864A EP0128751B1 (en) | 1983-06-13 | 1984-06-07 | Manufacturing method of schottky gate fet |
| US06/618,262 US4569119A (en) | 1983-06-13 | 1984-06-07 | Manufacturing method of Schottky gate FET |
| DE8484303864T DE3483851D1 (de) | 1983-06-13 | 1984-06-07 | Verfahren zur herstellung eines schottky-gate-feldeffekttransistors. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58105306A JPS59229876A (ja) | 1983-06-13 | 1983-06-13 | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59229876A JPS59229876A (ja) | 1984-12-24 |
| JPH0212019B2 true JPH0212019B2 (ja) | 1990-03-16 |
Family
ID=14404016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58105306A Granted JPS59229876A (ja) | 1983-06-13 | 1983-06-13 | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4569119A (ja) |
| EP (1) | EP0128751B1 (ja) |
| JP (1) | JPS59229876A (ja) |
| DE (1) | DE3483851D1 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793318B2 (ja) * | 1984-10-11 | 1995-10-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH0793319B2 (ja) * | 1984-10-16 | 1995-10-09 | 松下電子工業株式会社 | 電界効果トランジスタの製造方法 |
| US4632713A (en) * | 1985-07-31 | 1986-12-30 | Texas Instruments Incorporated | Process of making Schottky barrier devices formed by diffusion before contacting |
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| JPS6362272A (ja) * | 1986-09-02 | 1988-03-18 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
| US4859618A (en) * | 1986-11-20 | 1989-08-22 | Sumitomo Electric Industries, Ltd. | Method of producing the gate electrode of a field effect transistor |
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| WO1989001235A1 (en) * | 1987-08-03 | 1989-02-09 | Ford Microelectronics, Inc. | High effective barrier height transistor and method of making same |
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| JPH0787195B2 (ja) * | 1987-10-22 | 1995-09-20 | 三菱電機株式会社 | ショットキゲート電界効果トランジスタの製造方法 |
| JPH01114041A (ja) * | 1987-10-27 | 1989-05-02 | Nec Corp | 微細パタン形成方法 |
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| JP2550412B2 (ja) * | 1989-05-15 | 1996-11-06 | ローム株式会社 | 電界効果トランジスタの製造方法 |
| JPH0817184B2 (ja) * | 1989-11-08 | 1996-02-21 | 三菱電機株式会社 | 化合物半導体装置の製造方法 |
| DE59009067D1 (de) * | 1990-04-27 | 1995-06-14 | Siemens Ag | Verfahren zur Herstellung einer Öffnung in einem Halbleiterschichtaufbau und dessen Verwendung zur Herstellung von Kontaktlöchern. |
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| JP3959032B2 (ja) * | 2003-01-08 | 2007-08-15 | 松下電器産業株式会社 | 固体撮像装置の製造方法 |
| KR100871967B1 (ko) * | 2007-06-05 | 2008-12-08 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성 방법 |
| US8950215B2 (en) * | 2010-10-06 | 2015-02-10 | Apple Inc. | Non-contact polishing techniques for reducing roughness on glass surfaces |
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| JPS55153377A (en) * | 1979-05-18 | 1980-11-29 | Matsushita Electronics Corp | Production of semiconductor device |
| JPS57152168A (en) * | 1981-03-13 | 1982-09-20 | Nec Corp | Manufacture of schottky barrier gate field effect transistor |
| US4344980A (en) * | 1981-03-25 | 1982-08-17 | The United States Of America As Represented By The Secretary Of The Navy | Superior ohmic contacts to III-V semiconductor by virtue of double donor impurity |
| JPS57196581A (en) * | 1981-05-27 | 1982-12-02 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS5896769A (ja) * | 1981-12-04 | 1983-06-08 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| US4403396A (en) * | 1981-12-24 | 1983-09-13 | Gte Laboratories Incorporated | Semiconductor device design and process |
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1983
- 1983-06-13 JP JP58105306A patent/JPS59229876A/ja active Granted
-
1984
- 1984-06-07 DE DE8484303864T patent/DE3483851D1/de not_active Expired - Lifetime
- 1984-06-07 EP EP84303864A patent/EP0128751B1/en not_active Expired
- 1984-06-07 US US06/618,262 patent/US4569119A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59229876A (ja) | 1984-12-24 |
| US4569119A (en) | 1986-02-11 |
| EP0128751B1 (en) | 1990-12-27 |
| EP0128751A3 (en) | 1986-11-20 |
| DE3483851D1 (de) | 1991-02-07 |
| EP0128751A2 (en) | 1984-12-19 |
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