JPH0870011A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0870011A JPH0870011A JP20334194A JP20334194A JPH0870011A JP H0870011 A JPH0870011 A JP H0870011A JP 20334194 A JP20334194 A JP 20334194A JP 20334194 A JP20334194 A JP 20334194A JP H0870011 A JPH0870011 A JP H0870011A
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- JP
- Japan
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- gate electrode
- layer
- substrate
- forming
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Abstract
(57)【要約】
【目的】 段差を作ることなく、かつ、基板に損傷を与
えることなく、素子分離領域が形成できるようにするこ
とを目的とする。 【構成】 素子を形成する領域上のゲート金属層５上
に、フォトリソグラフィを用いてフォトレジストによる
レジストパタン６を形成する。そして、このレジストパ
タン６をマスクとして、酸素イオン注入を行って素子分
離領域１１を形成する。
えることなく、素子分離領域が形成できるようにするこ
とを目的とする。 【構成】 素子を形成する領域上のゲート金属層５上
に、フォトリソグラフィを用いてフォトレジストによる
レジストパタン６を形成する。そして、このレジストパ
タン６をマスクとして、酸素イオン注入を行って素子分
離領域１１を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の素子分
離領域を形成する半導体装置の製造方法に関する。
離領域を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＧａＡｓショットキー形電界効果トラン
ジスタ（ＧａＡｓ ＭＥＳＦＥＴ）は、金属と半導体と
の接触によるショットキー接触をゲートとする一種の電
界効果トランジスタである。その動作機構は、入力信号
により変化するショットキー接触空乏層の拡がりにより
チャネルの厚さ、すなわちソース・ドレイン間のコンダ
クタンスを変化させるもので、本質的には接合形電界効
果トランジスタの動作機構と同じである。ＧａＡｓショ
ットキー形電界効果トランジスタの特徴は、構造および
製造プロセスが簡単なため、ゲート長の微細化に適して
いる。さらにキャリアの移動度，飽和ドリフト速度の大
きいＧａＡｓを用いて容易に製造し得るため、優れた高
周波特性を持つことに特徴があり、現在マイクロ波トラ
ンジスタとして急速な発展を遂げている。
ジスタ（ＧａＡｓ ＭＥＳＦＥＴ）は、金属と半導体と
の接触によるショットキー接触をゲートとする一種の電
界効果トランジスタである。その動作機構は、入力信号
により変化するショットキー接触空乏層の拡がりにより
チャネルの厚さ、すなわちソース・ドレイン間のコンダ
クタンスを変化させるもので、本質的には接合形電界効
果トランジスタの動作機構と同じである。ＧａＡｓショ
ットキー形電界効果トランジスタの特徴は、構造および
製造プロセスが簡単なため、ゲート長の微細化に適して
いる。さらにキャリアの移動度，飽和ドリフト速度の大
きいＧａＡｓを用いて容易に製造し得るため、優れた高
周波特性を持つことに特徴があり、現在マイクロ波トラ
ンジスタとして急速な発展を遂げている。
【０００３】図４は、従来のＧａＡｓ ＭＥＳＦＥＴの
構成を示す断面図である。同図において、１はＧａＡｓ
からなる基板、２はｎ形の不純物が導入されたＩｎＧａ
Ａｓからなる導電層、３はノンドープのＩｎＧａＰ層、
４はやはりノンドープのＧａＡｓ層、５ｃはＧａＡｓ層
４とショットキー接合しているＷＳｉＮからなるゲート
電極、７はＳｉイオンを注入してｎ＋層としたソース・
ドレイン、８はゲート電極５ｃを覆うように形成された
保護絶縁膜、９はソース・ドレイン上の保護絶縁膜８を
選択的に除去することで形成したコンタクトホールに形
成されたソース・ドレインにオーミック接続するオーミ
ック電極、４１はゲート電極５ｃにより形成されるＭＥ
ＳＦＥＴを分離するために形成されたメサ分離領域であ
る。
構成を示す断面図である。同図において、１はＧａＡｓ
からなる基板、２はｎ形の不純物が導入されたＩｎＧａ
Ａｓからなる導電層、３はノンドープのＩｎＧａＰ層、
４はやはりノンドープのＧａＡｓ層、５ｃはＧａＡｓ層
４とショットキー接合しているＷＳｉＮからなるゲート
電極、７はＳｉイオンを注入してｎ＋層としたソース・
ドレイン、８はゲート電極５ｃを覆うように形成された
保護絶縁膜、９はソース・ドレイン上の保護絶縁膜８を
選択的に除去することで形成したコンタクトホールに形
成されたソース・ドレインにオーミック接続するオーミ
ック電極、４１はゲート電極５ｃにより形成されるＭＥ
ＳＦＥＴを分離するために形成されたメサ分離領域であ
る。
【０００４】このようなＭＥＳＦＥＴでは、導電層２上
に金属からなるゲート電極５ｃを形成することで、導電
層２のゲート電極５ｃの近傍では電子の不足した領域で
ある空乏層が形成される。そして、ゲート電極５ｃに電
圧を印加することで、この空乏層の拡がりが制御でき、
すなわち、導電層２におけるキャリアの移動できる厚さ
を制御できる。
に金属からなるゲート電極５ｃを形成することで、導電
層２のゲート電極５ｃの近傍では電子の不足した領域で
ある空乏層が形成される。そして、ゲート電極５ｃに電
圧を印加することで、この空乏層の拡がりが制御でき、
すなわち、導電層２におけるキャリアの移動できる厚さ
を制御できる。
【０００５】ここで、ゲート電極５ｃの幅を狭くしてゲ
ート長を小さくするためには、導電層２の厚さも薄くし
なくてはならないが、このために、導電層２の不純物濃
度を高くしなくてはならなくなる。このため、導電層２
上に直接ゲート電極５ｃを形成すると、ショットキーバ
リアーが下がり、電流がゲート電極５ｃへ漏れていって
しまう。
ート長を小さくするためには、導電層２の厚さも薄くし
なくてはならないが、このために、導電層２の不純物濃
度を高くしなくてはならなくなる。このため、導電層２
上に直接ゲート電極５ｃを形成すると、ショットキーバ
リアーが下がり、電流がゲート電極５ｃへ漏れていって
しまう。
【０００６】これを防ぐために、導電層２上に、ＩｎＧ
ａＡｓとは格子整合しているノンドープのＩｎＧａＰ層
３とＧａＡｓ層４を形成し、絶縁するようにしている。
なお、ＩｎＧａＰ層３はＧａＡｓ層４と比較して絶縁性
がより高いものであるが、Ｉｎがゲート電極５ｃの金属
と反応性が高いため、ＧａＡｓ層４を間に入れるように
している。
ａＡｓとは格子整合しているノンドープのＩｎＧａＰ層
３とＧａＡｓ層４を形成し、絶縁するようにしている。
なお、ＩｎＧａＰ層３はＧａＡｓ層４と比較して絶縁性
がより高いものであるが、Ｉｎがゲート電極５ｃの金属
と反応性が高いため、ＧａＡｓ層４を間に入れるように
している。
【０００７】ところで、上述したようなＭＥＳＦＥＴで
は、導電層２が隣り合う素子間に存在すると、これらの
間で余分な電流が流れてしまうため、ウエットエッチン
グなどによりメサ分離領域４１を形成し、素子間には導
電層２がない状態とする。この形成は、導電層２，Ｉｎ
ＧａＰ層３，ＧａＡｓ層４を基板１上にエピタキシャル
成長により順次形成した後、素子が形成される所定の領
域上にフォトリソグラフィにより形成したレジストパタ
ンをマスクとして、それら形成した層をエッチング除去
することでなされる。
は、導電層２が隣り合う素子間に存在すると、これらの
間で余分な電流が流れてしまうため、ウエットエッチン
グなどによりメサ分離領域４１を形成し、素子間には導
電層２がない状態とする。この形成は、導電層２，Ｉｎ
ＧａＰ層３，ＧａＡｓ層４を基板１上にエピタキシャル
成長により順次形成した後、素子が形成される所定の領
域上にフォトリソグラフィにより形成したレジストパタ
ンをマスクとして、それら形成した層をエッチング除去
することでなされる。
【０００８】
【発明が解決しようとする課題】従来は以上のように構
成されていたので、段差のある基板上にＭＥＳＦＥＴを
形成することになるが、このＭＥＳＦＥＴの形成のため
の微細加工が難しいものになるという問題があった。ゲ
ート電極やこの上に保護絶縁膜を介して形成される配線
電極などは、フォトレジストを用いたフォトリソグラフ
ィとエッチングにより形成されるが、下層に段差のある
状態ではフォトレジストの層の形成状態の均一性が確保
できない。このため、各電極なども均一に形成すること
ができなくなる。
成されていたので、段差のある基板上にＭＥＳＦＥＴを
形成することになるが、このＭＥＳＦＥＴの形成のため
の微細加工が難しいものになるという問題があった。ゲ
ート電極やこの上に保護絶縁膜を介して形成される配線
電極などは、フォトレジストを用いたフォトリソグラフ
ィとエッチングにより形成されるが、下層に段差のある
状態ではフォトレジストの層の形成状態の均一性が確保
できない。このため、各電極なども均一に形成すること
ができなくなる。
【０００９】一方、この素子分離として、エピタキシャ
ル成長により導電層が形成された基板上の素子分離のた
めの領域に、選択的に酸素を注入することで、この領域
を高抵抗化する試みもなされてきた。しかし、この方法
においては、選択的に酸素の注入を行うために、基板の
半導体層上に形成されたフォトレジストとのパタンをマ
スクとして用いるが、酸素の高濃度注入によりそのフォ
トレジストの硬化が生じ、フォトレジストの除去が困難
になる。
ル成長により導電層が形成された基板上の素子分離のた
めの領域に、選択的に酸素を注入することで、この領域
を高抵抗化する試みもなされてきた。しかし、この方法
においては、選択的に酸素の注入を行うために、基板の
半導体層上に形成されたフォトレジストとのパタンをマ
スクとして用いるが、酸素の高濃度注入によりそのフォ
トレジストの硬化が生じ、フォトレジストの除去が困難
になる。
【００１０】この酸素の注入は、通常ではゲート電極を
形成するための材料を基板上に形成する前に行うように
している。すなわち、フォトレジストのパタンは基板の
半導体材料上に形成することになる。そして、酸素注入
により硬化したフォトレジストを完全に除去しようとす
ると、半導体に損傷を与えるために、フォトレジストの
除去は完全には行えない。このため、表面が清浄でない
状態の上にゲート電極材料などを形成するようになり、
形成した膜が剥がれたり汚染を生じたりするという問題
があった。
形成するための材料を基板上に形成する前に行うように
している。すなわち、フォトレジストのパタンは基板の
半導体材料上に形成することになる。そして、酸素注入
により硬化したフォトレジストを完全に除去しようとす
ると、半導体に損傷を与えるために、フォトレジストの
除去は完全には行えない。このため、表面が清浄でない
状態の上にゲート電極材料などを形成するようになり、
形成した膜が剥がれたり汚染を生じたりするという問題
があった。
【００１１】この発明は、以上のような問題点を解消す
るためになされたものであり、段差を作ることなく、か
つ、基板に損傷を与えることなく、素子分離領域が形成
できるようにすることを目的とする。
るためになされたものであり、段差を作ることなく、か
つ、基板に損傷を与えることなく、素子分離領域が形成
できるようにすることを目的とする。
【００１２】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、まず、基板上にゲート電極を形成するため
のゲート材料を形成し、次いで、基板の素子領域上に当
たるゲート材料上にマスクパターンを形成する。次に、
マスクパターンをマスクとして酸素イオンを注入して、
基板の素子領域以外に素子分離領域を形成し、このマス
クパターンを除去した後、ゲート材料の一部を除去して
ゲート電極を形成する。そして、ゲート電極両脇の素子
領域に自己整合的にソース・ドレイン領域を形成してい
くことを特徴とする。
製造方法は、まず、基板上にゲート電極を形成するため
のゲート材料を形成し、次いで、基板の素子領域上に当
たるゲート材料上にマスクパターンを形成する。次に、
マスクパターンをマスクとして酸素イオンを注入して、
基板の素子領域以外に素子分離領域を形成し、このマス
クパターンを除去した後、ゲート材料の一部を除去して
ゲート電極を形成する。そして、ゲート電極両脇の素子
領域に自己整合的にソース・ドレイン領域を形成してい
くことを特徴とする。
【００１３】
【作用】素子分離領域形成のための酸素イオン注入はゲ
ート材料上より行われるので、損傷を受けやすい基板表
面がその注入のためのプロセス雰囲気に直接触れない。
また、マスクパターンの除去においても、損傷を受けや
すい基板表面がその除去プロセスの雰囲気に直接触れな
い。
ート材料上より行われるので、損傷を受けやすい基板表
面がその注入のためのプロセス雰囲気に直接触れない。
また、マスクパターンの除去においても、損傷を受けや
すい基板表面がその除去プロセスの雰囲気に直接触れな
い。
【００１４】
【実施例】以下この発明の１実施例を図を参照して説明
する。図１，２，３はこの発明の１実施例である半導体
装置の製造方法を説明するための断面図である。同図に
おいて、図４と同一の符号は同様であり、１は基板、２
は導電層、３はＩｎＧａＰ層、４はＧａＡｓ層であり、
また、５はゲートを形成するための材料であるＷＳｉＮ
からなるゲート金属層である。
する。図１，２，３はこの発明の１実施例である半導体
装置の製造方法を説明するための断面図である。同図に
おいて、図４と同一の符号は同様であり、１は基板、２
は導電層、３はＩｎＧａＰ層、４はＧａＡｓ層であり、
また、５はゲートを形成するための材料であるＷＳｉＮ
からなるゲート金属層である。
【００１５】以下、図１〜３を参照して、この実施例に
おける製造方法を説明する。まず、図１（ａ）に示すよ
うに、基板１上にｎ形の不純物を導入したＩｎＧａＡ
ｓ，ノンドープのＩｎＧａＰ，ノンドープのＧａＡｓを
順次エピタキシャル成長で形成し、導電層２，ＩｎＧａ
Ｐ層３，ＧａＡｓ層４を形成する。次に、図１（ｂ）に
示すように、ＧａＡｓ層４上にスパッタ法によりＷＳｉ
Ｎを堆積してゲート金属層５を形成する。
おける製造方法を説明する。まず、図１（ａ）に示すよ
うに、基板１上にｎ形の不純物を導入したＩｎＧａＡ
ｓ，ノンドープのＩｎＧａＰ，ノンドープのＧａＡｓを
順次エピタキシャル成長で形成し、導電層２，ＩｎＧａ
Ｐ層３，ＧａＡｓ層４を形成する。次に、図１（ｂ）に
示すように、ＧａＡｓ層４上にスパッタ法によりＷＳｉ
Ｎを堆積してゲート金属層５を形成する。
【００１６】次に、素子を形成する領域上のゲート金属
層５上に、フォトリソグラフィを用いてフォトレジスト
によるレジストパタン６を形成する。そして、このレジ
ストパタン６をマスクとして、酸素イオン注入を行い、
図２（ｄ）に示すように、素子分離領域１１を形成す
る。この酸素イオン注入は、１０13ｃｍ-2以上注入す
る。また、レジストパタン６は、例えば、膜厚２μｍ以
上とする。これは、注入する酸素イオンが下層に透過し
ないようにするためである。ここで、注入した酸素イオ
ンが、その分布のピークがＭＥＳＦＥＴのチャネルが形
成される導電層２の位置（深さ）にとどいているように
すれば、素子分離領域１１における隣接する素子間にお
ける分離能力が最大限に発揮される。
層５上に、フォトリソグラフィを用いてフォトレジスト
によるレジストパタン６を形成する。そして、このレジ
ストパタン６をマスクとして、酸素イオン注入を行い、
図２（ｄ）に示すように、素子分離領域１１を形成す
る。この酸素イオン注入は、１０13ｃｍ-2以上注入す
る。また、レジストパタン６は、例えば、膜厚２μｍ以
上とする。これは、注入する酸素イオンが下層に透過し
ないようにするためである。ここで、注入した酸素イオ
ンが、その分布のピークがＭＥＳＦＥＴのチャネルが形
成される導電層２の位置（深さ）にとどいているように
すれば、素子分離領域１１における隣接する素子間にお
ける分離能力が最大限に発揮される。
【００１７】次に、レジストパタン６を除去する。これ
は、酸素プラズマを用いた灰化により行う。酸素イオン
注入によりレジストパタン６は非常に硬化しているた
め、この灰化処理は十分に行う必要がある。通常では、
この灰化処理を長時間行うようにすると、半導体に損傷
を与えることになる。この損傷は、導電層２などに与え
ると、活性化率を変動させるため、極力避ける必要があ
る。この実施例においては、素子が形成される領域は、
レジストパタン６とゲート金属層５とがあるので、その
損傷は極力抑止され、下層にはおよばない。
は、酸素プラズマを用いた灰化により行う。酸素イオン
注入によりレジストパタン６は非常に硬化しているた
め、この灰化処理は十分に行う必要がある。通常では、
この灰化処理を長時間行うようにすると、半導体に損傷
を与えることになる。この損傷は、導電層２などに与え
ると、活性化率を変動させるため、極力避ける必要があ
る。この実施例においては、素子が形成される領域は、
レジストパタン６とゲート金属層５とがあるので、その
損傷は極力抑止され、下層にはおよばない。
【００１８】次に、レジストパタン６を除去した後のゲ
ート金属層５では、ゲートとしてその厚さが不足してい
るので、図２（ｅ）に示すように、ゲート金属層５ａを
追加して形成する。ゲート金属層５を最初から厚く形成
しておくと、上述した酸素イオン注入による素子分離領
域１１の形成で、高いエネルギーが必要となり、関連し
てレジストパタン６もその膜厚を厚くしなくてはなら
ず、現実的ではない。次に、ゲート金属層５ａ上にフォ
トリソグラフィにより所定領域にレジストパタンを形成
し、これをマスクとしてゲート金属層５，５ａを異方性
エッチング除去し、図２（ｆ）に示すように、ゲート電
極５ｂを形成する。
ート金属層５では、ゲートとしてその厚さが不足してい
るので、図２（ｅ）に示すように、ゲート金属層５ａを
追加して形成する。ゲート金属層５を最初から厚く形成
しておくと、上述した酸素イオン注入による素子分離領
域１１の形成で、高いエネルギーが必要となり、関連し
てレジストパタン６もその膜厚を厚くしなくてはなら
ず、現実的ではない。次に、ゲート金属層５ａ上にフォ
トリソグラフィにより所定領域にレジストパタンを形成
し、これをマスクとしてゲート金属層５，５ａを異方性
エッチング除去し、図２（ｆ）に示すように、ゲート電
極５ｂを形成する。
【００１９】ついで、図３（ｇ）に示すように、このゲ
ート電極５ｂをマスクとしてＳｉイオンを注入し、不純
物導入領域７ａを形成する。次に、図３（ｈ）に示すよ
うに、基板１表面および裏面全域に保護絶縁膜８を形成
した後、高温熱処理を行って不純物導入領域７ａを活性
化してソース・ドレイン７とする。なお、保護絶縁膜８
としては、ＳｉＮやＳｉＯ2 など絶縁体を用い、後に、
層間絶縁膜としても用いる。
ート電極５ｂをマスクとしてＳｉイオンを注入し、不純
物導入領域７ａを形成する。次に、図３（ｈ）に示すよ
うに、基板１表面および裏面全域に保護絶縁膜８を形成
した後、高温熱処理を行って不純物導入領域７ａを活性
化してソース・ドレイン７とする。なお、保護絶縁膜８
としては、ＳｉＮやＳｉＯ2 など絶縁体を用い、後に、
層間絶縁膜としても用いる。
【００２０】次に、図３（ｉ）に示すように、ソース・
ドレイン７上の所定領域上の保護絶縁膜８を選択的に除
去して、ソース・ドレイン７上にオーミック電極９を形
成する。そして、ソース・ドレイン７にオーミック電極
９を介して配線層を形成するようにすれば、ＭＥＳＦＥ
Ｔが完成する。
ドレイン７上の所定領域上の保護絶縁膜８を選択的に除
去して、ソース・ドレイン７上にオーミック電極９を形
成する。そして、ソース・ドレイン７にオーミック電極
９を介して配線層を形成するようにすれば、ＭＥＳＦＥ
Ｔが完成する。
【００２１】
【発明の効果】以上説明したように、この発明によれ
ば、ゲート電極となるゲート金属層を形成してから素子
分離領域形成のための酸素イオン注入を行うようにし
た。このため、酸素イオン注入で用いるレジストマスク
の除去において、下層の基板に損傷を与えることがない
という効果がある。また、酸素イオン注入により素子分
離領域を形成するので、平坦性を損なうことなく素子が
形成できる。
ば、ゲート電極となるゲート金属層を形成してから素子
分離領域形成のための酸素イオン注入を行うようにし
た。このため、酸素イオン注入で用いるレジストマスク
の除去において、下層の基板に損傷を与えることがない
という効果がある。また、酸素イオン注入により素子分
離領域を形成するので、平坦性を損なうことなく素子が
形成できる。
【図１】 この発明の１実施例である半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２】 図１に続く、この発明の１実施例である半導
体装置の製造方法を説明するための断面図である。
体装置の製造方法を説明するための断面図である。
【図３】 図２に続く、この発明の１実施例である半導
体装置の製造方法を説明するための断面図である。
体装置の製造方法を説明するための断面図である。
【図４】 従来のＧａＡｓ ＭＥＳＦＥＴの構成を示す
断面図である。
断面図である。
１…基板、２…導電層、３…ＩｎＧａＰ層、４…ＧａＡ
ｓ層、５，５ａ…ゲート金属層、５ｂ…ゲート電極、６
…レジストパタン、７…ソース・ドレイン、７ａ…不純
物導入領域、８…保護絶縁膜、９…オーミック電極、１
１…素子分離領域。
ｓ層、５，５ａ…ゲート金属層、５ｂ…ゲート電極、６
…レジストパタン、７…ソース・ドレイン、７ａ…不純
物導入領域、８…保護絶縁膜、９…オーミック電極、１
１…素子分離領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/76 Ｈ０１Ｌ 21/76 Ｒ (72)発明者 杉谷 末広 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内
Claims (2)
- 【請求項１】 基板上にゲート電極を形成するためのゲ
ート材料を形成する工程と、 前記基板の素子領域上に当たる前記ゲート材料上にマス
クパターンを形成する工程と、 前記マスクパターンをマスクとして酸素イオンを注入し
て、前記基板の前記素子領域以外に素子分離領域を形成
する工程と、 前記マスクパターンを除去する工程と、 前記ゲート材料の一部を除去してゲート電極を形成する
工程と、 前記ゲート電極両脇の素子領域に自己整合的にソース・
ドレイン領域を形成する工程とを有することを特徴とす
る半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記ゲート電極およびソース・ドレイン領域からなる電
界効果トランジスタの前記基板深さ方向のチャネルが形
成される位置に、前記素子分離領域の酸素イオンの濃度
分布のピークがくることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20334194A JPH0870011A (ja) | 1994-08-29 | 1994-08-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20334194A JPH0870011A (ja) | 1994-08-29 | 1994-08-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0870011A true JPH0870011A (ja) | 1996-03-12 |
Family
ID=16472423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20334194A Pending JPH0870011A (ja) | 1994-08-29 | 1994-08-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0870011A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100437683B1 (ko) * | 2001-12-18 | 2004-06-30 | 전언찬 | 마이크로 밀링커터의 모서리 제조방법 |
-
1994
- 1994-08-29 JP JP20334194A patent/JPH0870011A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100437683B1 (ko) * | 2001-12-18 | 2004-06-30 | 전언찬 | 마이크로 밀링커터의 모서리 제조방법 |
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