KR100304760B1 - 엠엔오에스(mnos)형반도체장치 - Google Patents
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Abstract
본 발명은 MNOS(metal nitride oxide semiconductor)형 반도체장치에 관한 것으로서, 실리콘 질화막의 소스 영역 및 드레인 영역 측변쪽의 에지가 MNOS 트랜지스터를 에워싸는 필드 절연막의 내측 면보다 소스 영역 및 드레인 영역쪽에서 볼 때 외측에 위치되도록 함으로써, 실리콘 질화막의 박리가 생길 염려가 없다.
[색인어]
NMOS, 반도체소자, CCD, 전하결합소자, 반도체장치
Description
본 발명은 MNOS(metal nitride oxide semiconductor)형 반도체장치, 특히 게이트 절연막이 실리콘 산화막과 그 표면에 형성된 실리콘 질화막(silicon nitride film, 이하, "SiN"막이라 칭함)으로 이루어지는 MNOS형 반도체장치에 관한 것이다.
MNOS형 반도체장치는 게이트 절연막을 실리콘 산화막과 SiN막의 2층 구조로 구성한 것이고, CCD(charge-coupled device) 등에 적합하다. 그것은 게이트 절연막이 실리콘 산화막 만으로 이루어지도록 CCD를 구성한 경우에 첫 번째 층인 다결정 실리콘으로 이루어지는 전송전극과 이 전송전극 아래에 위치하는 두 번째 층인 실리콘 산화막의 막 두께를 균일하게 하는 것이 곤란하므로, 원활한 신호전하의 전송이 방해될 가능성이 있지만, 게이트 절연막을 실리콘 산화막과 SiN막의 2층 구조로 구성하면 그와 같은 염려를 없앨 수 있기 때문이다.
따라서, CCD의 게이트 절연막을 실리콘 산화막과 SiN막의 2층 구조로 구성하는 시도가 행해지고, 따라서 CCD 내에 출력회로 등으로서의 절연 게이트형 트랜지스터는 MNOS 구조의 트랜지스터로 된다.
제3도는 종래 MNOS 트랜지스터의 하나의 소스 영역 및 드레인 영역을 형성한 후의 상태를 나타낸 단면도이다.
도면에서, (1)은 반도체기판, (2)는 필드 절연막, (3)은 실리콘 산화막, (4)는 SiN막이고, 이 실리콘 산호막(3)과 SiN막(4)에 의해 게이트 절연막(5)이 형성되어 있다. (6)은 SiN막(4) 위에 형성된 게이트전극, (7)은 소스 영역, (8)은 드레인 영역이다.
이 구조에서, 게이트전극(6) 근처 아래에 제공된 SiN막(4)은 절연 브레이트 다운(breakdown)에 대한 매우 큰 저항(resistance)을 확보하기 위하여 1㎛ 이하의 마진이 게이트 전극(6)의 외부측에 설치될 수 있도록 형성되고, 또한 필드 절연막(2) 상에 제공된 SiN막(4)은 역시 1㎛ 이하의 마진이 상기 소스 영역(7)과 드레인 영역(8)에 대응하는 영역 상에 제공될 수 있도록 형성된다. 제5도는 종래의 필드, SiN막, 소스(S) 및 드레인(D), 및 게이트의 위치관계를 나타낸 평면도이며, 사선으로 나타낸 부분은 SiN막(4)이 존재하는 부분이다.
그런데, 종래 MNOS형 반도체장치는 PSG 막(10)의 형성공정 중 제6(a)도 및 제6(b)도에 나타낸 바와 같이, 게이트전극(6)에서부터 외측으로 연장하는(sticking) SiN막(4) 부분이나, 필드 절연막(2)으로부터 예를 들면 소스 영역(7) 또는 드레인 영역(8)으로부터 연장하는 가장 자리의 SiN막(4) 부분(4a)에 박리(剝離)가 생기는 일이 적지 않았다.
그래서, 본원 발명자가 그 원인을 찾은 결과, 소스 영역(7) 및 드레인 영역(8)을 형성하기 위한 고(高) 도즈(dose)를 갖는 불순물 이온 주입(주입 농도 예를 들면 1.0×1015/㎠)으로 불순물 일부가 SiN막(4)의 연장부로 들어가 SiN막(4)을 경화시키는 것 등의 SiN막(4) 변질이 박리의 원인으로 판명되었다.
그리고, 제7도에 나타낸 바와 같이 SiN막(4)을 레지스트막(9)으로부터 연장되게 하여 고 도즈를 갖는 불순물 이온 주입(주입 농도 1.0 ×1015/㎠)을 행하여, SiN막(4)의 박리 용이성을 조사하는 실험을 레지스트막(9)으로부터의 SiN막(4)의 연장량을 변화시켜 반복한 바, SiN막(4)의 막 두께가 500Å인 경우에 SiN막(4)의 연장량이 1㎛ 보다 작은 경우 박리되기 쉽다고 판명되었다.
또한 동일한 실험을 SiN막(4)의 막 두께를 변화시켜 반복한 바, 연장량이 SiN막(4)의 막 두께의 20배보다 작을 때 박리가 생기기 쉽고, 20배보다 큰 경우에는 잘 생기지 않는다는 것이 판명되었다.
그리고, 이온 주입시의 전류가 증가할수록 이와 같은 박리 발새율이 현저히 높아진다는 것도 판명되었다. 이 점에 대하여 설명하면, 이온 주입을 행할 때 전류는 종래의 300㎂이고, 이와 같은 전류의 이온 주입에 의하면 박리는 그다지 많이 생기지 않는다. 그러나, 스루풋(throughput)의 향상을 도모하기 위하여 이온 주입 전류를, 예를 들면 3㎃ 또는 그 이상으로 크게 하는 기술이 개발되고, 그것이 실용화되어 있으나, 그와 같이 하면 전술한 박리가 많이 발생하여, 박리 문제를 간과할 수 없다.
본 발명은 이와 같은 문제를 감안하여 이루어진 것이며, MNOS형 반도체장치에서, SiN막이 박리되는 불량 발생을 방지하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 제1MNOS형 반도체장치는, 소스 영역 및 드레인 영역 측변 측의 SiN막 에지가 MNOS 트랜지스터를 에워싸는 필드 절연막 내측면보다 소스 영역, 드레인 영역에서 보아서 외측에 위치되어 이루어지는 것을 특징으로 한다.
또한, 본 발명의 제2MNOS형 반도체장치는, 소스 영역 및 드레인 영역 측변측의 SiN막 에지가 MNOS 트랜지스터를 에워싸는 필드 절연막 내측면보다 이 SiN막의 막 두께의 20배 이상 내측(소스 영역측, 드레인 영역측)에 위치되어 이루어지는 것을 특징으로 한다.
또한, 본 발명의 제3MNOS형 반도체장치는, 게이트전극 아래의 SiN막 부분이 이 게이트전극 에지로부터 이 SiN막의 막 두께의 20배 이상 외측으로 연장되게 이루어지는 것을 특징으로 한다.
기술한 본 발명의 제1MNOS형 반도체장치의 의하면, 소스 영역 및 드레인 영역 측변측 SiN막 에지가 소스 영역 및 드레인 영역측으로부터 연장되지 않으므로, 소스 영역 및 드레인 영역 측변측의 SiN막 에지 부분이 연장되지 않도록 레지스트막으로 덮은 상태에서 소스 영역 및 드레인 영역 형성을 위한 불순물 이온 주입을 행할 수 있고, SiN막이 불순물 첨가에 의해 경화되는 등의 변질에 의한 박리 발생이 용이해지는 것을 피할 수 있다.
본 발명의 제2 MNOS형 반도체장치에 의하면, 소스 영역 및 드레인 영역 측변측의 SiN막 에지가 소스 영역 및 드레인 영역의 내측으로 연장되지만, 그 연장량은 SiN막의 막 두께의 20배 이상이므로, 이미 기술한 실험으로부터 명백해지는 것과 같이 소스 영역 및 드레인 영역의 측변측의 내측에 SiN막의 연장부가 박리될 염려는 없다.
본 발명의 제3MNOS형 반도체장치에 의하면, 게이트전극 아래의 SiN막 부분이 이 게이트전극에서부터 외측으로 연장되어 있지만, 그 연장량은 SiN막 두께의 20배 이상이므로, 이미 기술한 실험에서 명백해지는 것과 같이, 그 부분에 박리가 생길 염려는 없다.
다음에, 본 발명의 실시예에 따른 MNOS형 반도체장치에 대하여 도면에 참조하여 상세히 설명한다.
제1(a)도 및 제1(b)도는 본 발명에 따른 MNOS형 반도체장치의 일 실시예를 나타낸 것이며, 제1(a)도는 평면도, 제1(b)도는 단면도이다.
제1(a)도 및 제1(b)도에 나타낸 MNOS형 반도체장치는 소스 영역(7) 및 드레인 영역(8) 측변측의 SiN막(4)(막 두께 500Å)의 에지가 MNOS 트랜지스터를 에워싸는 필드 절연막(2) 내측면보다 외측에 위치하므로, 소스 영역(7) 및 드레인 영역(8)을 형성하기 위한 이온 주입은 제1(b)도에서 2점 쇄선으로 나타낸 바와 같이 레지스트막(9)로 소스 및 드레인측의 SiN막(4) 에지를 완전히 덮은 상태에서 실행할 수 있다.
따라서, 소스 영역(7) 및 드레인 영역(8) 측변측의 SiN막(4) 에지가 소스 영역(7) 및 드레인 영역(8)측으로 연장되지 않으므로, 소스 영역(7) 및 드레인 영역(8) 측변측의 SiN막(4) 에지 부분이 연장되지 않도록 레지스트막(9)으로 덮은 상태에서 불순물 이온 주입을 행할 수 있고, 불순물 첨가에 의해 경화되는 등의 변질에 의한 박리 발생이 용이해지는 것을 피할 수 있다.
또, 게이트전극(6) 아래의 SiN막(4) 부분이 이 게이트전극(6)으로부터 외측에 이 SiN막(4)의 막 두께의 20배 이상 외측에 위치되어 있다.
따라서, 게이트전극(6) 아래의 SiN막(4) 부분이 이 게이트전극(6)으로부터 외측으로 연장되어 있지만, 그 연장량은 SiN막(4)의 막 두께의 20배 이상이므로, 전술한 실험으로부터 명백해진 것과 같이, 그 부분에 박리가 생길 염려는 없다.
특히, 스루풋의 향상을 위하여 이온 주입 시 흐르는 전류를 예를 들면 300㎂와 같이 크게 해도 SiN막(4)의 박리 불량이 거의 발생하지 않도록 할 수 있다.
제4(a)도 내지 제4(g)도는 제1(a)도 및 제1(b)도에 나타낸 본 발명의 MNOS형 반도체장치에 대한 제조방법을 공정순으로 나타낸 단면도이다.
반도체기판(1)의 표면부에 필드 절연막(2)을 선택적으로 형성한다. 이것은 상압(常壓) CVD로 적층(deposition)을 행한 후 선택적으로 에칭을 실행하도록 되고, 선택적 산화법(LOCOS법)으로 실행하여도 된다. 제4(a)도는 필드 절연막(2)을 형성한 후의 상태를 나타낸다.
다음에, 제4(b)도에 나타낸 바와 같이, 게이트 절연막(5)을 구성하는 실리콘 산화막(3)을 가열 산화하여 형성한다.
다음에, 제4(c)도에 나타낸 바와 같이, 게이트 절연막(5)을 구성하는 SiN막(예를 들명 500Å의 두께)(4)을 예를 들면 감압 CVD에 의해 형성한다.
다음에, 다결정 실리콘 층을 예를 들면 감압 CVD에 의해 형성한 후, 이 다결정 실리콘 층에 대한 선택적 에칭으로 제4(d)도에 나타낸 바와 같이 게이트 전극(6)을 형성한다.
다음에 제4(e)도에 나타낸 바와 같이 SiN막(4)을 선택적 에칭으로 패터닝한다.
다음에, 제4(f)에 나타낸 바와 같이, 레지스트막(9), 게이트전극(6) 및 필드 절연막(2)을 마스크로 하여 불순물을 이온 주입함으로써, 소스 영역(7) 및 드레인 영역(8)을 형성한다.
그 후, 제4(g)도에 나타낸 바와 같이 예를 들면 PSG(phosph silicate glass)막(10)을 형성한다. 그 후에는 통상적인 MOS 트랜지스터 제조방법에 따라서 동일한 제조공정을 행한다.
소스 영역(7) 및 드레인 영역(8)의 내측에서 볼 때, 소스 영역(7)(S) 및 드레인 영역(8)(D) 측변측의 SiN막(4) 에지가 MNOS 트랜지스터를 에워싸는 필드 절연막(2)의 내측면보다 외측에 위치하고, 게이트전극(6) 아래의 SiN막(4) 부분이 게이트전극(6)으로부터 외측에, 이 SiN막(4)의 막 두께의 20배 이상 외측에 위치하고 있다.
따라서, 소스 영역(7) 및 드레인 영역(8) 측변측의 SiN막(4) 에지가 소스 영역(7) 및 드레인 영역(8)측으로부터 연장되지 않으므로, 소스 영역(7) 및 드레인 영역(8) 측변측의 SiN막(4) 에지 부분이 연장되지 않도록 레지스트막(9)으로 덮은 상태에서 소스 영역(7) 및 드레인 영역(8) 형성을 위한 불순물 이온 주입을 행할 수 있고, SiN막(4)이 불순물의 첨가에 의해 경화 등 변질 또는 변형에 의한 박리 발생이 용이해지는 것을 피할 수 있다. 전술한 바와 같이 본 발명에 의하면 SiN막(4)이 박리되지 않는 MNOS형 반도체장치를 제공할 수 있다.
또한, 게이트전극(6) 아래의 SiN막(4) 부분이 이 게이트전극(6)으로부터 외측에 연장되어 있지만, 그 연장량은 SiN막(4)의 막 두께의 20배 이상이므로, 전술한 실험으로부터 명백해진 것과 같이, 그 부분에 박리가 생길 염려는 없다.
제2도는 본 발명에 따른 MNOS형 반도체장치의 다른 실시예를 나타낸 평면도이다.
본 MNOS형 반도체장치는 소스 영역(7) 및 드레인 영역(8) 측변측의 SiN막(4) 에지가 MNOS 트랜지스터를 에워싸는 필드 절연막(2) 내측면보다 이 SiN막(4)의 막 두께의 20배 이상 내측에 위치하고, SiN막(4)의 연장량이 게이트전극(6) 아래의 SiN막(4)과 같이 500 Å인 두께의 20배인 1㎛ 이상이므로, 전술한 실험으로부터 명백해진 바와 같이 박리가 생길 염려는 없다.
제2도는 본 발명에 따른 MNOS형 반도체장치의 다른 실시예를 나타낸 평면도이다.
본 MNOS형 반도체장치는 소스 영역(7) 및 드레인 영역(8) 측변측의 SiN막(4) 에지가 MNOS 트랜지스터를 에워싸는 필드 절연막(2) 내측면보다 이 SiN막(4)의 막 두께의 20배 이상 내측에 위치하고, SiN막(4)의 연장량이 게이트전극(6) 아래의 SiN막(4)과 같이 500Å인 두께의 20배인 1㎛ 이상이므로, 전술한 실험으로부터 며백해진 바와 같이 박리가 생길 염려는 없다.
따라서, 본 실시예에 따른 MNOS형 반도체장치에 의하면, 소스 영역(7) 및 드레인 영역(8) 측변측의 SiN막(4) 에지가 소스 영역(7) 및 드레인 영역(8)의 내측으로 연장되어 있지만, 그 연장량은 SiN막(4)의 막 두께의 20배 이상이므로, 전술한 실험으로부터 명백해진 바와 같이 소스 영역(7) 및 드레인 영역(8) 측변측의 SiN막(4) 연장부가 박리될 염려는 없다.
상기한 바와 같이, 본 발명에 대한 특정 실시예에 따라서 상세히 설명하였으나, 이 기술분야의 당업자는 본 발명의 본질 및 범위를 벗어니지 않고 여러 가지 변형 및 변경을 실행할 수 있다는 것을 물론이다.
제1(a)도 및 제1(b)도는 본 발명의 MNOS형 반도체장치의 일 실시예를 나타낸 것으로, 제1(a)도는 평면도이고 제1(b)도는 단면도이다.
제2도는 본 발명의 MNOS 형 반도체장치의 다른 실시예를 나타낸 평면도이다.
제3도는 MNOS형 반도체장치의 종래 예를 나타낸 단면도이다.
제4(a)도 내지 제4(g)도는 MNOS형 반도체장치의 제조방법에 따른 일예를 공정순으로 나타낸 단면도이다.
제5도는 종래 MNOS형 반도체장치의 필드, SiN막, 소스 및 드레인, 및 게이트의 위치 관계를 나타낸 평면도이다.
제6(a)도 및 제6(b)도는 종래 MNOS형 반도체장치의 문제점을 나타낸 것으로, 제6(a)도는 단면도이고, 제6(b)는 평면도이다.
제7도는 종래 MNOS형 반도체장치의 문제점의 발생원인을 설명하는 원인 설명도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 필드 절연막
3 : 실리콘 산화막 4 : SiN막
5 : 게이트 절연막 6 : 게이트전극
7 : 소스 영역 8 : 드레인 영역
Claims (7)
- 반도체기판과, 상기 반도체기판의 표면부에 서로 떨어져서 그 사이에 채널영역을 형성하는 소스 영역 및 드레인 영역과, 상기 반도체기판의 표면상에 형성된 다른 구성요소로부터 MNOS형 반도체장치를 전기적으로 절연하도록 적어도 상기 MNOS형 반도체장치를 에워싸는 에지를 구비하는 상기 반도체기판 표면 상의 필드 절연막, 및 상기 채널영역과의 사이에 적어도 실리콘 산화막과 상기 실리콘 산화막 표면에 형성된 실리콘 질화막으로 이루어지는 게이트 절연막이 개재되어 상기 채널영역 위에 형성되는 게이트 전극으로 이루어지고, 상기 실리콘 질화막의 제1부분은 상기 채널영역 위에 형성되지만 상기 필드 절연막 에지의 쇼트(short)를 차단하고, 상기 실리콘 질화막의 제2부분은 상기 소스 영역 및 드레인 영역의 외부 및 상기 필드 절연막 에지 외부에만 그리고 상기 필드 절연막 에지 외부의 상기 필드 절연막의 적어도 일부분 위에 형성되며, 상기 제1 및 제2부분은 서로들 간의 갭을 형성하도록 서로 이격되어 마주하는(facing) 끝단 에지(terminating edge)를 구비하는 것을 특징으로 하는 MNOS형 반도체장치.
- 제1항에 있어서, 상기 실리콘 산화막이 필드 절연막 위에 설치되는 것을 특징으로 하는 MNOS형 반도체장치.
- 제1항에 있어서, 상기 게이트전극 아래에 형성된 상기 실리콘 질화막의 상기 제1부분이 상기 게이트전극의 에지부로부터 실리콘 질화막의 막 두께의 20배 이상 외측에 위치하도록 형성되는 것을 특징으로 하는 MNOS형 반도체장치.
- 반도체기판과, 반도체기판의 표면부에 서로 떨어져서 그 사이에 채널영역을 형성하는 소스 영역 및 드레인 영역과, 상기 반도체기판의 표면상에 형성된 다른 구성요소로부터 MNOS형 반도체장치를 전기적으로 절연하도록 적어도 상기 MNOS형 반도체장치를 에워싸는 에지를 구비하는 상기 반도체기판 표면 상의 필드 절연막, 및 상기 채널영역과의 사이에 적어도 실리콘 산화막과 상기 실리콘 산화막 표면에 형성된 실리콘 질화막으로 이루어지는 게이트 절연막이 개재되어 상기 채널영역 위에 형성되는 게이트 전극으로 이루어지고, 상기 실리콘 질화막은 상기 채널 영역 위에 위치하는 제1부분과, 상기 소스 영역 및 드레인 영역, 상기 필드 절연막의 에지 영역, 및 상기 필드 절연막 에지 외부의 적어도 상기 필드 절연막 부분에 위치하는 제2부분을 구비하고, 상기 제1 및 제2부분은 서로들 간의 갭을 형성하도록 서로 이격되어 마주하는 끝단 에지를 구비하며, 상기 소스 영역 및 드레인 영역 위에 상기 실리콘 질화막의 제2부분이 상기 실리콘 질화막의 막 두께의 20배 이상 상기 필드 절연막의 에지로부터 상기 게이트 전극쪽으로 연장하는 것을 특징으로 하는 MNOS형 반도체장치.
- 제4항에 있어서, 상기 실리콘 산화막이 필드 절연막 위에 설치되는 것을 특징으로 하는 MNOS형 반도체장치.
- 반도체기판과, 반도체기판의 표면부에 서로 떨어져서 그 사이에 채널영역을 형성하는 소스 영역 및 드레인 영역과, 상기 반도체기판의 표면상에 형성된 다른 구성요소로부터 MNOS형 반도체장치를 전기적으로 절연하도록 적어도 상기 MNOS형 반도체장치를 에워싸는 에지를 구비하는 상기 반도체기판 표면 상의 필드 절연막, 및 상기 채널영역과의 사이에 적어도 실리콘 산화막과 상기 실리콘 산화막 표면에 형성된 실리콘 질화막으로 이루어지는 게이트 절연막이 개재되어 상기 채널영역 위에 형성되는 게이트 전극으로 이루어지고, 상기 실리콘 질화막은 상기 채널 영역 위에 위치하는 제1부분과, 상기 소스 영역 및 드레인 영역, 상기 필드 절연막의 에지 영역, 및 상기 필드 절연막 에지 외부의 적어도 상기 필드 절연막 부분에 위치하는 제2부분을 구비하고, 상기 제1 및 제2부분은 서로들 간의 갭을 형성하도록 서로 이격되어 마주하는 끝단 에지를 구비하며, 상기 실리콘 질화막의 제1부분이 상기 실리콘 질화막의 막 두께의 20배 이상 상기 게이트 전극 에지의 외부로 연장하는 것을 특징으로 하는 MNOS형 반도체장치.
- 제6항에 있어서, 상기 실리콘 산화막이 필드 절연막 위에 설치되는 것을 특징으로 하는 MNOS형 반도체장치.
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