JPH0794607A - Ｍｎｏｓ型半導体装置 - Google Patents
Ｍｎｏｓ型半導体装置Info
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- JPH0794607A JPH0794607A JP5261668A JP26166893A JPH0794607A JP H0794607 A JPH0794607 A JP H0794607A JP 5261668 A JP5261668 A JP 5261668A JP 26166893 A JP26166893 A JP 26166893A JP H0794607 A JPH0794607 A JP H0794607A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/772—Field effect transistors
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Abstract
(57)【要約】
【目的】 ＭＮＯＳ型半導体装置において、シリコンナ
イトライド膜４が剥れる不良の発生を防止する。 【構成】 シリコンナイトライド膜４のソース領域７及
びドレイン領域８の側辺側のエッジを、ＭＮＯＳトラン
ジスタを囲繞するフィールド絶縁膜２内側面よりもソー
ス領域７、ドレイン領域８から視て外側に位置させる。
イトライド膜４が剥れる不良の発生を防止する。 【構成】 シリコンナイトライド膜４のソース領域７及
びドレイン領域８の側辺側のエッジを、ＭＮＯＳトラン
ジスタを囲繞するフィールド絶縁膜２内側面よりもソー
ス領域７、ドレイン領域８から視て外側に位置させる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＮＯＳ型半導体装
置、特にゲート絶縁膜がシリコン酸化膜とその表面に形
成されたシリコンナイトライド（以下「ＳｉＮ」とい
う）膜からなるＭＮＯＳ型半導体装置に関する。
置、特にゲート絶縁膜がシリコン酸化膜とその表面に形
成されたシリコンナイトライド（以下「ＳｉＮ」とい
う）膜からなるＭＮＯＳ型半導体装置に関する。
【０００２】
【従来の技術】ＭＮＯＳ型半導体装置はゲート絶縁膜を
シリコン酸化膜とＳｉＮ膜の二層構造にしたものであ
り、ＣＣＤ等に好適である。というのは、ゲート絶縁膜
がシリコン酸化膜のみからなるようにＣＣＤを構成した
場合には第１層目のポリシリコンからなる転送電極と第
２層目のポリシリコンからなる転送電極下にあるシリコ
ン酸化膜の膜厚を均一にすることが難しく、そのためス
ムーズな信号電荷の転送が阻害される可能性があるが、
ゲート絶縁膜とシリコン酸化膜とＳｉＮ膜との二層構造
にするとそのような虞れをなくすことが可能だからであ
る。従って、ＣＣＤのゲート絶縁膜をシリコン酸化膜と
ＳｉＮ膜の二層構造にする試みが為され、従ってＣＣＤ
内の絶縁ゲート型トランジスタはＭＮＯＳ構造のトラン
ジスタとなる。
シリコン酸化膜とＳｉＮ膜の二層構造にしたものであ
り、ＣＣＤ等に好適である。というのは、ゲート絶縁膜
がシリコン酸化膜のみからなるようにＣＣＤを構成した
場合には第１層目のポリシリコンからなる転送電極と第
２層目のポリシリコンからなる転送電極下にあるシリコ
ン酸化膜の膜厚を均一にすることが難しく、そのためス
ムーズな信号電荷の転送が阻害される可能性があるが、
ゲート絶縁膜とシリコン酸化膜とＳｉＮ膜との二層構造
にするとそのような虞れをなくすことが可能だからであ
る。従って、ＣＣＤのゲート絶縁膜をシリコン酸化膜と
ＳｉＮ膜の二層構造にする試みが為され、従ってＣＣＤ
内の絶縁ゲート型トランジスタはＭＮＯＳ構造のトラン
ジスタとなる。
【０００３】図３はＭＮＯＳトランジスタの従来例の一
つのソース、ドレイン形成後の状態を示す断面図であ
る。図面において、１は半導体基板、２はフィールド絶
縁膜、３はシリコン酸化膜、４はＳｉＮ膜で、該シリコ
ン酸化膜３とＳｉＮ膜４によりゲート絶縁膜５が形成さ
れている。６はゲート電極、７はソース領域、８はドレ
イン領域である。
つのソース、ドレイン形成後の状態を示す断面図であ
る。図面において、１は半導体基板、２はフィールド絶
縁膜、３はシリコン酸化膜、４はＳｉＮ膜で、該シリコ
ン酸化膜３とＳｉＮ膜４によりゲート絶縁膜５が形成さ
れている。６はゲート電極、７はソース領域、８はドレ
イン領域である。
【０００４】図４（Ａ）乃至（Ｇ）は図２に示した従来
のＭＮＯＳ型半導体装置の製造方法を工程順に示す断面
図である。 （Ａ）半導体基板１の表面部にフィールド絶縁膜２を選
択的に形成する。これは常圧ＣＶＤによるデポジション
をした後選択的エッチングをすることにより行っても良
いし、選択酸化法（ＬＯＣＯＳ法）により行って良い。
図３（Ａ）はフィールド絶縁膜２を形成した後の状態を
示す。 （Ｂ）次に、図４（Ｂ）に示すようにゲート絶縁膜５を
構成するシリコン酸化膜３を、加熱酸化することにより
形成する。
のＭＮＯＳ型半導体装置の製造方法を工程順に示す断面
図である。 （Ａ）半導体基板１の表面部にフィールド絶縁膜２を選
択的に形成する。これは常圧ＣＶＤによるデポジション
をした後選択的エッチングをすることにより行っても良
いし、選択酸化法（ＬＯＣＯＳ法）により行って良い。
図３（Ａ）はフィールド絶縁膜２を形成した後の状態を
示す。 （Ｂ）次に、図４（Ｂ）に示すようにゲート絶縁膜５を
構成するシリコン酸化膜３を、加熱酸化することにより
形成する。
【０００５】（Ｃ）次に、図４（Ｃ）に示すようにゲー
ト絶縁膜５を構成するＳｉＮ膜（厚さ例えば５００ ）
４を、例えば減圧ＣＶＤにより形成する。 （Ｄ）次に、多結晶シリコン層を例えば減圧ＣＶＤによ
り形成し、その後、該多結晶シリコン層に対する選択的
エッチングにより図４（Ｄ）に示すようにゲート電極６
を形成する。 （Ｅ）次に、図４（Ｅ）に示すようにＳｉＮ膜４を選択
的エッチングによりパターニングする。
ト絶縁膜５を構成するＳｉＮ膜（厚さ例えば５００ ）
４を、例えば減圧ＣＶＤにより形成する。 （Ｄ）次に、多結晶シリコン層を例えば減圧ＣＶＤによ
り形成し、その後、該多結晶シリコン層に対する選択的
エッチングにより図４（Ｄ）に示すようにゲート電極６
を形成する。 （Ｅ）次に、図４（Ｅ）に示すようにＳｉＮ膜４を選択
的エッチングによりパターニングする。
【０００６】この場合、ＳｉＮ膜４は、ゲート電極６近
傍下にある部分においては絶縁耐圧確保の面からゲート
電極６よりも外側へ１μｍ弱食み出すように形成し、ま
た、フィールド絶縁膜２上の部分においてはフィールド
領域側からソース領域７及びドレイン領域８を形成すべ
き領域内に１μｍ弱食み出すように形成していた。図５
は従来におけるフィールドとＳｉＮ膜とソースＳ及びド
レインＤとゲートの位置関係を示す平面図であり、斜線
で示す部分がＳｉＮ膜４の存在する部分である。 （Ｆ）次に、図４（Ｆ）に示すようにレジスト膜９及び
ゲート電極６及びフィールド絶縁膜２をマスクとして不
純物をイオン打込みすることによりソース領域７及びド
レイン領域８を形成する。 （Ｇ）その後、図３（Ｆ）に示すように例えばＰＳＧ膜
１０を形成する。その後は、通常のＭＯＳトランジスタ
の製造方法と特に異なるところはない。
傍下にある部分においては絶縁耐圧確保の面からゲート
電極６よりも外側へ１μｍ弱食み出すように形成し、ま
た、フィールド絶縁膜２上の部分においてはフィールド
領域側からソース領域７及びドレイン領域８を形成すべ
き領域内に１μｍ弱食み出すように形成していた。図５
は従来におけるフィールドとＳｉＮ膜とソースＳ及びド
レインＤとゲートの位置関係を示す平面図であり、斜線
で示す部分がＳｉＮ膜４の存在する部分である。 （Ｆ）次に、図４（Ｆ）に示すようにレジスト膜９及び
ゲート電極６及びフィールド絶縁膜２をマスクとして不
純物をイオン打込みすることによりソース領域７及びド
レイン領域８を形成する。 （Ｇ）その後、図３（Ｆ）に示すように例えばＰＳＧ膜
１０を形成する。その後は、通常のＭＯＳトランジスタ
の製造方法と特に異なるところはない。
【０００７】
【発明が解決しようとする課題】ところで、従来のＭＮ
ＯＳ型半導体装置にはＰＳＧ膜１０の形成工程で図６
（Ａ）、（Ｂ）に示すように、ＳｉＮ膜４のゲート電極
６から外側に食み出した部分や、フィールド絶縁膜２上
から例えばソース領域７（あるいはドレイン領域８）へ
食み出した部分４ａに剥れが生じることが少なくなかっ
た。そこで、本願発明者がその原因を追究したところ、
ソース領域７及びドレイン領域８を形成するための高ド
ーズの不純物イオン打込み（打込み濃度例えば１．０×
１０15／ｃｍ2 ）により不純物の一部がＳｉＮ膜４の食
み出した部分に入り込んでＳｉＮ膜４を硬化させる等変
質させ、それが剥れの原因になっていることが判明し
た。
ＯＳ型半導体装置にはＰＳＧ膜１０の形成工程で図６
（Ａ）、（Ｂ）に示すように、ＳｉＮ膜４のゲート電極
６から外側に食み出した部分や、フィールド絶縁膜２上
から例えばソース領域７（あるいはドレイン領域８）へ
食み出した部分４ａに剥れが生じることが少なくなかっ
た。そこで、本願発明者がその原因を追究したところ、
ソース領域７及びドレイン領域８を形成するための高ド
ーズの不純物イオン打込み（打込み濃度例えば１．０×
１０15／ｃｍ2 ）により不純物の一部がＳｉＮ膜４の食
み出した部分に入り込んでＳｉＮ膜４を硬化させる等変
質させ、それが剥れの原因になっていることが判明し
た。
【０００８】そして、図７に示すようにＳｉＮ膜４をレ
ジスト膜９から食み出させて高ドーズの不純物のイオン
打込み（打込み濃度１．０×１０15／ｃｍ2 ）を行い、
ＳｉＮ膜４の剥れ易さを調べる実験を、ＳｉＮ膜４のレ
ジスト膜９からの食み出し量を変えて繰返したところＳ
ｉＮ膜４の膜厚が５００ の場合にはＳｉＮ膜４の食み
出し量が１μｍよりも小さい場合に剥れ易いことが判明
した。更に、同じ実験をＳｉＮ膜４の膜厚を変えて繰返
したところ、食み出し量がＳｉＮ膜の膜厚の２０倍より
も小さいとき剥れが生じ易く、２０倍よりも大きい場合
には生じにくいことが判明した。
ジスト膜９から食み出させて高ドーズの不純物のイオン
打込み（打込み濃度１．０×１０15／ｃｍ2 ）を行い、
ＳｉＮ膜４の剥れ易さを調べる実験を、ＳｉＮ膜４のレ
ジスト膜９からの食み出し量を変えて繰返したところＳ
ｉＮ膜４の膜厚が５００ の場合にはＳｉＮ膜４の食み
出し量が１μｍよりも小さい場合に剥れ易いことが判明
した。更に、同じ実験をＳｉＮ膜４の膜厚を変えて繰返
したところ、食み出し量がＳｉＮ膜の膜厚の２０倍より
も小さいとき剥れが生じ易く、２０倍よりも大きい場合
には生じにくいことが判明した。
【０００９】そして、イオン打込みをするときの電流が
大きい程このような剥れの発生率が顕著に高くなること
も判明している。この点について説明すると、イオン打
込みをするときの電流は従来においては１０〜２０μＡ
であり、このような電流でのイオン打込みによれば剥れ
はさほど多く発生しない。しかし、スループットの向上
を図るためにイオン打込み電流を例えば３００μＡある
いはそれ以上に大きくする技術が開発され、それが実用
化されつつあるが、そのようにすると上述した剥れが多
発し、剥れの問題は看過することができない。
大きい程このような剥れの発生率が顕著に高くなること
も判明している。この点について説明すると、イオン打
込みをするときの電流は従来においては１０〜２０μＡ
であり、このような電流でのイオン打込みによれば剥れ
はさほど多く発生しない。しかし、スループットの向上
を図るためにイオン打込み電流を例えば３００μＡある
いはそれ以上に大きくする技術が開発され、それが実用
化されつつあるが、そのようにすると上述した剥れが多
発し、剥れの問題は看過することができない。
【００１０】本発明はこのような事情に鑑みて為された
もので、ＭＮＯＳ型半導体装置において、ＳｉＮ膜が剥
れる不良の発生を防止することを目的とする。
もので、ＭＮＯＳ型半導体装置において、ＳｉＮ膜が剥
れる不良の発生を防止することを目的とする。
【００１１】
【課題を解決するための手段】請求項１のＭＮＯＳ型半
導体装置は、ＳｉＮ膜のソース領域及びドレイン領域の
側辺側のエッジがＭＮＯＳトランジスタを囲繞するフィ
ールド絶縁膜内側面よりもソース領域、ドレイン領域か
ら視て外側に位置せしめられてなることを特徴とする。
導体装置は、ＳｉＮ膜のソース領域及びドレイン領域の
側辺側のエッジがＭＮＯＳトランジスタを囲繞するフィ
ールド絶縁膜内側面よりもソース領域、ドレイン領域か
ら視て外側に位置せしめられてなることを特徴とする。
【００１２】請求項２のＭＮＯＳ型半導体装置は、Ｓｉ
Ｎ膜のソース領域及びドレイン領域の側辺側のエッジが
ＭＮＯＳトランジスタを囲繞するフィールド絶縁膜内側
面よりも該ＳｉＮ膜の膜厚の２０倍以上内側（ソース領
域側、ドレイン領域側）に位置せしめられてなることを
特徴とする。請求項３のＭＮＯＳ型半導体装置は、Ｓｉ
Ｎ膜のゲート電極下にある部分が該ゲート電極から該Ｓ
ｉＮ膜の膜厚の２０倍以上外側に位置せしめられてなる
ことを特徴とする。
Ｎ膜のソース領域及びドレイン領域の側辺側のエッジが
ＭＮＯＳトランジスタを囲繞するフィールド絶縁膜内側
面よりも該ＳｉＮ膜の膜厚の２０倍以上内側（ソース領
域側、ドレイン領域側）に位置せしめられてなることを
特徴とする。請求項３のＭＮＯＳ型半導体装置は、Ｓｉ
Ｎ膜のゲート電極下にある部分が該ゲート電極から該Ｓ
ｉＮ膜の膜厚の２０倍以上外側に位置せしめられてなる
ことを特徴とする。
【００１３】
【作用】請求項１のＭＮＯＳ型半導体装置によれば、Ｓ
ｉＮ膜のソース領域及びドレイン領域の側辺側のエッジ
がソース領域及びドレイン領域側に食み出してはいない
ので、ＳｉＮ膜のソース領域、ドレイン領域の側辺側の
エッジ部分が食み出さないようにレジスト膜で覆った状
態でソース領域、ドレイン領域形成のための不純物のイ
オン打込みをすることができ、ＳｉＮ膜が不純物の添加
により硬化等変質して剥れが生じ易くなることを回避す
ることができる。
ｉＮ膜のソース領域及びドレイン領域の側辺側のエッジ
がソース領域及びドレイン領域側に食み出してはいない
ので、ＳｉＮ膜のソース領域、ドレイン領域の側辺側の
エッジ部分が食み出さないようにレジスト膜で覆った状
態でソース領域、ドレイン領域形成のための不純物のイ
オン打込みをすることができ、ＳｉＮ膜が不純物の添加
により硬化等変質して剥れが生じ易くなることを回避す
ることができる。
【００１４】請求項２のＭＮＯＳ型半導体装置によれ
ば、ＳｉＮ膜のソース領域及びドレイン領域の側辺側の
エッジがソース領域及びドレイン領域側に食み出しては
いるが、その食み出し量はＳｉＮ膜の膜厚の２０倍以上
なので、上述した実験から明らかなようにＳｉＮ膜のソ
ース領域、ドレイン領域の側辺側の食み出し部が剥れる
虞れはない。請求項３のＭＮＯＳ型半導体装置によれ
ば、ＳｉＮ膜のゲート電極下にある部分が該ゲート電極
から外側に食み出しているが、その食み出し量はＳｉＮ
膜の膜厚の２０倍以上なので、上述した実験から明らか
なように、その部分に剥れが生じる虞れはない。
ば、ＳｉＮ膜のソース領域及びドレイン領域の側辺側の
エッジがソース領域及びドレイン領域側に食み出しては
いるが、その食み出し量はＳｉＮ膜の膜厚の２０倍以上
なので、上述した実験から明らかなようにＳｉＮ膜のソ
ース領域、ドレイン領域の側辺側の食み出し部が剥れる
虞れはない。請求項３のＭＮＯＳ型半導体装置によれ
ば、ＳｉＮ膜のゲート電極下にある部分が該ゲート電極
から外側に食み出しているが、その食み出し量はＳｉＮ
膜の膜厚の２０倍以上なので、上述した実験から明らか
なように、その部分に剥れが生じる虞れはない。
【００１５】
【実施例】以下、本発明ＭＮＯＳ型半導体装置を図示実
施例に従って詳細に説明する。図 1（Ａ）、（Ｂ）は本
発明ＭＮＯＳ型半導体装置の一つの実施例を示すもの
で、（Ａ）は平面図、（Ｂ）は断面図である。本ＭＮＯ
Ｓ型半導体装置は、図３乃至図５に示した従来のＭＮＯ
Ｓ型半導体装置とは、ＳｉＮ膜４のソース領域７（Ｓ）
及びドレイン領域８（Ｄ）の側辺側のエッジがＭＮＯＳ
トランジスタを囲繞するフィールド絶縁膜２内側面より
も外側に位置せしめられ、そして、ＳｉＮ膜４のゲート
電極６下にある部分が該ゲート電極６から外側に該Ｓｉ
Ｎ膜４の膜厚の２０倍以上外側に位置せしめられている
点で相違しているが、それ以外の点では共通しており、
そしてその共通する点については既に説明済みなので説
明を省略し、相違する点についてのみ説明する。また、
全図を通して共通する部分には共通の符号を付した。
施例に従って詳細に説明する。図 1（Ａ）、（Ｂ）は本
発明ＭＮＯＳ型半導体装置の一つの実施例を示すもの
で、（Ａ）は平面図、（Ｂ）は断面図である。本ＭＮＯ
Ｓ型半導体装置は、図３乃至図５に示した従来のＭＮＯ
Ｓ型半導体装置とは、ＳｉＮ膜４のソース領域７（Ｓ）
及びドレイン領域８（Ｄ）の側辺側のエッジがＭＮＯＳ
トランジスタを囲繞するフィールド絶縁膜２内側面より
も外側に位置せしめられ、そして、ＳｉＮ膜４のゲート
電極６下にある部分が該ゲート電極６から外側に該Ｓｉ
Ｎ膜４の膜厚の２０倍以上外側に位置せしめられている
点で相違しているが、それ以外の点では共通しており、
そしてその共通する点については既に説明済みなので説
明を省略し、相違する点についてのみ説明する。また、
全図を通して共通する部分には共通の符号を付した。
【００１６】図１（Ａ）、（Ｂ）に示すＭＮＯＳ型半導
体装置は、ＳｉＮ膜４（膜厚５００）のソース領域７及
びドレイン領域８の側辺側のエッジがＭＮＯＳトランジ
スタを囲繞するフィールド絶縁膜４内側面よりも外側に
位置せしめられており、従って、ソース領域７及びドレ
イン領域８を形成するためのイオン打込みは、図１
（Ｂ）において２点鎖線で示すようにレジスト９でＳｉ
Ｎ膜４のソース、ドレイン側のエッジを完全に覆った状
態で行うことができる。従って、ＳｉＮ膜４のソース領
域７及びドレイン領域８の側辺側のエッジがソース領域
７及びドレイン領域側８に食み出してはいないので、Ｓ
ｉＮ膜４のソース領域７、ドレイン領域８の側辺が食み
出さないようにレジスト膜９で覆った状態で不純物のイ
オン打込みをすることができ、不純物の添加により硬化
等変質して剥れが生じ易くなることを回避することがで
きる。
体装置は、ＳｉＮ膜４（膜厚５００）のソース領域７及
びドレイン領域８の側辺側のエッジがＭＮＯＳトランジ
スタを囲繞するフィールド絶縁膜４内側面よりも外側に
位置せしめられており、従って、ソース領域７及びドレ
イン領域８を形成するためのイオン打込みは、図１
（Ｂ）において２点鎖線で示すようにレジスト９でＳｉ
Ｎ膜４のソース、ドレイン側のエッジを完全に覆った状
態で行うことができる。従って、ＳｉＮ膜４のソース領
域７及びドレイン領域８の側辺側のエッジがソース領域
７及びドレイン領域側８に食み出してはいないので、Ｓ
ｉＮ膜４のソース領域７、ドレイン領域８の側辺が食み
出さないようにレジスト膜９で覆った状態で不純物のイ
オン打込みをすることができ、不純物の添加により硬化
等変質して剥れが生じ易くなることを回避することがで
きる。
【００１７】また、ＳｉＮ膜４のゲート電極６下にある
部分が該ゲート電極６から外側に該ＳｉＮ膜４の膜厚の
２０倍以上外側に位置せしめられている。従って、Ｓｉ
Ｎ膜４のゲート電極６下にある部分が該ゲート電極６か
ら外側に食み出しているが、その食み出し量はＳｉＮ膜
４の膜厚の２０倍以上なので、上述した実験から明らか
なように、その部分に剥れが生じる虞れはない。特に、
スループットの向上のためにイオン打込み時に流す電流
を例えば３００μＡの如く大きくしてもＳｉＮ膜４の剥
れ不良がほとんど生じないようにできる。
部分が該ゲート電極６から外側に該ＳｉＮ膜４の膜厚の
２０倍以上外側に位置せしめられている。従って、Ｓｉ
Ｎ膜４のゲート電極６下にある部分が該ゲート電極６か
ら外側に食み出しているが、その食み出し量はＳｉＮ膜
４の膜厚の２０倍以上なので、上述した実験から明らか
なように、その部分に剥れが生じる虞れはない。特に、
スループットの向上のためにイオン打込み時に流す電流
を例えば３００μＡの如く大きくしてもＳｉＮ膜４の剥
れ不良がほとんど生じないようにできる。
【００１８】図２は本発明ＭＮＯＳ型半導体装置の別の
実施例を示す平面図である。本ＭＮＯＳ型半導体装置
は、ＳｉＮ膜４のソース領域７及びドレイン領域８の側
辺側のエッジがＭＮＯＳトランジスタを囲繞するフィー
ルド絶縁膜２内側面よりも該ＳｉＮ膜４の膜厚の２０倍
以上内側に位置せしめられてなり、ＳｉＮ膜４の食み出
し量が、ゲート電極６下のＳｉＮ膜４と同様に、その厚
さ５００ の２０倍である１μｍ以上であるので、前述
の実験から明らかなように剥れが生じる虞れはない。本
発明はこの図２に示す態様においても実施することがで
きる。
実施例を示す平面図である。本ＭＮＯＳ型半導体装置
は、ＳｉＮ膜４のソース領域７及びドレイン領域８の側
辺側のエッジがＭＮＯＳトランジスタを囲繞するフィー
ルド絶縁膜２内側面よりも該ＳｉＮ膜４の膜厚の２０倍
以上内側に位置せしめられてなり、ＳｉＮ膜４の食み出
し量が、ゲート電極６下のＳｉＮ膜４と同様に、その厚
さ５００ の２０倍である１μｍ以上であるので、前述
の実験から明らかなように剥れが生じる虞れはない。本
発明はこの図２に示す態様においても実施することがで
きる。
【００１９】
【発明の効果】請求項１のＭＮＯＳ型半導体装置は、Ｓ
ｉＮ膜のソース領域及びドレイン領域の側辺側のエッジ
がＭＮＯＳトランジスタを囲繞するフィールド絶縁膜内
側面よりも外側に位置せしめられてなることを特徴とす
るものである。従って、請求項１のＭＮＯＳ型半導体装
置によれば、ＳｉＮ膜のソース領域及びドレイン領域の
側辺側のエッジがソース領域及びドレイン領域側に食み
出してはいないので、ＳｉＮ膜のソース領域、ドレイン
領域の側辺側のエッジ部分が食み出さないようにレジス
ト膜で覆った状態でソース領域、ドレイン領域形成のた
めの不純物のイオン打込みをすることができ、ＳｉＮ膜
が不純物の添加により硬化等変質して剥れが生じ易くな
ることを回避することができる。
ｉＮ膜のソース領域及びドレイン領域の側辺側のエッジ
がＭＮＯＳトランジスタを囲繞するフィールド絶縁膜内
側面よりも外側に位置せしめられてなることを特徴とす
るものである。従って、請求項１のＭＮＯＳ型半導体装
置によれば、ＳｉＮ膜のソース領域及びドレイン領域の
側辺側のエッジがソース領域及びドレイン領域側に食み
出してはいないので、ＳｉＮ膜のソース領域、ドレイン
領域の側辺側のエッジ部分が食み出さないようにレジス
ト膜で覆った状態でソース領域、ドレイン領域形成のた
めの不純物のイオン打込みをすることができ、ＳｉＮ膜
が不純物の添加により硬化等変質して剥れが生じ易くな
ることを回避することができる。
【００２０】請求項２のＭＮＯＳ型半導体装置は、Ｓｉ
Ｎ膜のソース領域及びドレイン領域の側辺側のエッジが
ＭＮＯＳトランジスタを囲繞するフィールド絶縁膜内側
面よりも該ＳｉＮ膜の膜厚の２０倍以上内側に位置せし
められてなることを特徴とするものである。従って、請
求項２のＭＮＯＳ型半導体装置によれば、ＳｉＮ膜のソ
ース領域及びドレイン領域の側辺側のエッジがソース領
域及びドレイン領域側に食み出してはいるが、その食み
出し量はＳｉＮ膜の膜厚の２０倍以上なので、上述した
実験から明らかなようにＳｉＮ膜のソース領域、ドレイ
ン領域の側辺側の食み出し部が剥れる虞れはない。
Ｎ膜のソース領域及びドレイン領域の側辺側のエッジが
ＭＮＯＳトランジスタを囲繞するフィールド絶縁膜内側
面よりも該ＳｉＮ膜の膜厚の２０倍以上内側に位置せし
められてなることを特徴とするものである。従って、請
求項２のＭＮＯＳ型半導体装置によれば、ＳｉＮ膜のソ
ース領域及びドレイン領域の側辺側のエッジがソース領
域及びドレイン領域側に食み出してはいるが、その食み
出し量はＳｉＮ膜の膜厚の２０倍以上なので、上述した
実験から明らかなようにＳｉＮ膜のソース領域、ドレイ
ン領域の側辺側の食み出し部が剥れる虞れはない。
【００２１】請求項３のＭＮＯＳ型半導体装置は、Ｓｉ
Ｎ膜のゲート電極下にある部分が該ゲート電極から該Ｓ
ｉＮ膜の膜厚の２０倍以上外側に位置せしめられてなる
ことを特徴とするものである。従って、請求項３のＭＮ
ＯＳ型半導体装置によれば、ＳｉＮ膜のゲート電極下に
ある部分が該ゲート電極から外側に食み出しているが、
その食み出し量はＳｉＮ膜の膜厚の２０倍以上なので、
上述した実験から明らかなように、その部分に剥れが生
じる虞れはない。
Ｎ膜のゲート電極下にある部分が該ゲート電極から該Ｓ
ｉＮ膜の膜厚の２０倍以上外側に位置せしめられてなる
ことを特徴とするものである。従って、請求項３のＭＮ
ＯＳ型半導体装置によれば、ＳｉＮ膜のゲート電極下に
ある部分が該ゲート電極から外側に食み出しているが、
その食み出し量はＳｉＮ膜の膜厚の２０倍以上なので、
上述した実験から明らかなように、その部分に剥れが生
じる虞れはない。
【図１】（Ａ）、（Ｂ）は本発明ＭＮＯＳ型半導体装置
の一つの実施例を示すもので、（Ａ）は平面図、（Ｂ）
は断面図である。
の一つの実施例を示すもので、（Ａ）は平面図、（Ｂ）
は断面図である。
【図２】本発明ＭＮＯＳ型半導体装置の別の実施例を示
す平面図である。
す平面図である。
【図３】ＭＮＯＳ型半導体装置の従来例を示す断面図で
ある。
ある。
【図４】（Ａ）乃至（Ｇ）はＭＮＯＳ型半導体装置の製
造方法の一例を工程順に示す断面図である。
造方法の一例を工程順に示す断面図である。
【図５】ＭＮＯＳ型半導体装置の従来例におけるフィー
ルドとＳｉＮ膜とソース及びドレインとゲートの位置関
係を示す平面図である。
ルドとＳｉＮ膜とソース及びドレインとゲートの位置関
係を示す平面図である。
【図６】（Ａ）、（Ｂ）は従来の問題点を示すもので、
（Ａ）は断面図、（Ｂ）は平面図である。
（Ａ）は断面図、（Ｂ）は平面図である。
【図７】従来の問題点の発生原因を説明する原因説明図
である。
である。
１ 半導体基板 ２ フィールド絶縁膜 ３ シリコン酸化膜 ４ ＳｉＮ膜 ５ ゲート絶縁膜 ６ ゲート電極 ７ ソース領域 ８ ドレイン領域
Claims (3)
- 【請求項１】 ゲート絶縁膜がシリコン酸化膜とその表
面に形成されたシリコンナイトライド膜からなるＭＮＯ
Ｓ型半導体装置において、 上記シリコンナイトライド膜のソース領域及びドレイン
領域の側辺側のエッジがＭＮＯＳトランジスタを囲繞す
るフィールド絶縁膜内側面よりもソース領域、ドレイン
領域から視て外側に位置せしめられてなることを特徴と
するＭＮＯＳ型半導体装置 - 【請求項２】 ゲート絶縁膜がシリコン酸化膜とその表
面に形成されたシリコンナイトライド膜からなるＭＮＯ
Ｓ型半導体装置において、 上記シリコンナイトライド膜のソース領域及びドレイン
領域の側辺側のエッジがＭＮＯＳトランジスタを囲繞す
るフィールド絶縁膜内側面よりも該シリコンナイトライ
ド膜の膜厚の２０倍以上内側（ソース領域側、ドレイン
領域側）に位置せしめられてなることを特徴とするＭＮ
ＯＳ型半導体装置 - 【請求項３】 ゲート絶縁膜がシリコン酸化膜とその表
面に形成されたシリコンナイトライド膜からなるＭＮＯ
Ｓ型半導体装置において、 上記シリコンナイトライド膜のゲート電極下にある部分
が該ゲート電極から該シリコンナイトライド膜の膜厚の
２０倍以上外側に位置せしめられてなることを特徴とす
るＭＮＯＳ型半導体装置
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5261668A JPH0794607A (ja) | 1993-09-24 | 1993-09-24 | Ｍｎｏｓ型半導体装置 |
| KR1019940023837A KR100304760B1 (ko) | 1993-09-24 | 1994-09-22 | 엠엔오에스(mnos)형반도체장치 |
| US08/310,706 US5506432A (en) | 1993-09-24 | 1994-09-22 | Metal nitride oxide semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5261668A JPH0794607A (ja) | 1993-09-24 | 1993-09-24 | Ｍｎｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794607A true JPH0794607A (ja) | 1995-04-07 |
Family
ID=17365094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5261668A Pending JPH0794607A (ja) | 1993-09-24 | 1993-09-24 | Ｍｎｏｓ型半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5506432A (ja) |
| JP (1) | JPH0794607A (ja) |
| KR (1) | KR100304760B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120116347A (ko) | 2011-04-12 | 2012-10-22 | 신에쓰 가가꾸 고교 가부시끼가이샤 | 플루오로알킬기를 갖는 실라잔 화합물 및 그의 제조 방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19626089C2 (de) * | 1996-06-28 | 2002-01-31 | Siemens Ag | Speicherzelle und Verfahren zu ihrer Herstellung |
| KR101006530B1 (ko) * | 2009-02-24 | 2011-01-07 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4198252A (en) * | 1978-04-06 | 1980-04-15 | Rca Corporation | MNOS memory device |
| JPS5963764A (ja) * | 1982-10-04 | 1984-04-11 | Matsushita Electronics Corp | 不揮発性記憶装置の製造方法 |
-
1993
- 1993-09-24 JP JP5261668A patent/JPH0794607A/ja active Pending
-
1994
- 1994-09-22 KR KR1019940023837A patent/KR100304760B1/ko not_active IP Right Cessation
- 1994-09-22 US US08/310,706 patent/US5506432A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120116347A (ko) | 2011-04-12 | 2012-10-22 | 신에쓰 가가꾸 고교 가부시끼가이샤 | 플루오로알킬기를 갖는 실라잔 화합물 및 그의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5506432A (en) | 1996-04-09 |
| KR950010138A (ko) | 1995-04-26 |
| KR100304760B1 (ko) | 2001-12-15 |
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Legal Events
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040324 |
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Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040930 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041008 |
|
| A072 | Dismissal of procedure [no reply to invitation to correct request for examination] |
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|
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Free format text: JAPANESE INTERMEDIATE CODE: A072 Effective date: 20050222 |