JPH03123082A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体装置の製造方法に係り、特にＭＯＳト
ランジスタおよび、２層ゲート電極を有するＥＰＲＯＭ
、　ＥＥＰＲＯＭなどのゲート電極部の製造方法に関す
るものである。

（従来の技術） 第３図は第１の従来例を示す。これは従来のＭＯＳ　）
ランジメタの製造工程断面図である。

まず、第３図（ａ）に示すようにＰ型シリコン基板１の
表面に通常のＩ、ｏｃｏｓ法で選択的に厚いフィールド
酸化膜２を形成して該基板１をアクティブ領域とフィー
ルド領域に分けた後、再度酸化処理を施すことによりア
クティブ領域の基板１表面にゲート酸化膜としての２０
０人厚０シリコン酸化膜３を形成する。

次に全面に２０００人厚にポリシリコン層を堆積させ、
リンなどの高濃度不純物を導入した後、フォトリソグラ
フィ技術によりポリシリコン層をパタニングすることに
より、第３図（ｂ）に示すようにポリシリコンゲート電
極４を前記シリコン酸化膜３上に形成する。またこの時
、続いて前記シリコン酸化膜３をエツチングすることに
より、このシリコン酸化膜３を前記ゲート電極４の下だ
けに残す。

次にゲート電極４とフィールド酸化膜２をマスクとして
イオン注入技術によりヒ素などの不純物をＰ型シリコン
基板Ｉに導入することにより、第３図ｆｃ）に示すよう
にソース・ドレイン領域としてのＮ型拡散層５を基板１
内に形成する。以上でＮチャネルＭＯ３！−ランジメタ
が完成する。その後は図示しないが通常の方法で中間絶
縁膜の形成、コンタクトホールの開孔、配線形成を行う
。

第４図は第２の従来例を示す。これは、２層ポリシリコ
ンゲート電極を有する従来のＥＦＲＯＭの製造工程断面
図である。特にこの例は、第１ポリシリコンゲート電極
と第２ポリシリコンゲート電極をセルファラインで形成
する場合である。

まず第４図（ａ）に示すように、Ｐ型シリコン基板１１
の表面に通常のＬＯＣＯ５法で選択的に厚いフィールド
酸化膜１２を形成して該基板１１をアクティブ領域とフ
ィールド領域に分けた後、再度酸化処理を施すことによ
りアクティブ領域の基板１１表面にゲート酸化膜１３を
形成する。次に同図のように全面に第１ポリシリコン層
１４を堆積させ、リンなどの不純物を導入した後、酸化
工程を実施して前記第１ポリシリコン層１４上の全面に
シリコン酸化膜１５を形成する。さらにその上に第２ポ
リシリコン層１６を堆積させ、リンなどの不純物を導入
する。

次に、第４図（ｂ）に示すように第２ポリシリコン層１
６上にレジストパターン１７を形成し、それをマスクと
して第２ポリシリコン層１６．シリコン酸化膜１５．第
１ポリシリコン層１４を順次エツチングする。これによ
り、第１．第２ポリシリコン層１４．１６およびシリコ
ン酸化膜Ｉ５はアクティブ領域上の一部に自己整合で重
なって残り、第１ポリシリコンゲート電極１４ａ（フロ
ーティングゲート）、電極間酸化膜１５ａ５第２ポリシ
リコンゲート電極１６ａ　　（コントロールゲート）が
形成される。

しかる後、レジストパターン１７を除去した上で、ゲー
ト電極１６ａ、１４ａおよびフィールド酸化膜１２をマ
スクとしてイオン注入技術によりヒ素などの不純物をＰ
型シリコン基板１１に導入することにより、第４図（ｃ
）に示すようにソース・ドレイン領域としてのＮ型拡散
層１７を基板１１内に形成する。以上でＥＰＲＯＭが完
成する。

（発明が解決しようとする課題） しかしながら、第３図の従来のＭ　ＯＳ　１．ランジス
クの製造方法では、ゲート電極４をフォトリソグラフィ
技術により形成しているため、該ゲート電極４の長さに
一致するゲート長ＩＶ、（第３図（ｃ）に示す）がフォ
トリソグラフィ技術の精度で決定され、その精度以上の
微細なゲート長を有するＭＯＳトランジスタを形成する
ことはできなかった。

一方、第４図の従来のＥＰＲＯＭの製造方法では、第４
図（ｂ）でエツチングを行った時にシリコン酸化膜１５
（電極間酸化膜１５ａ）のサイドエツチングが起こり、
特に溶液性のエツチングでは大きなサイドエツチングが
生じる（第４図（ｂ）で１８はそのサイドエツチング部
を示す）。このため、第１ポリシリコンゲート電極１４
ａと第２ポリシリコンゲート電極１６ａのエツジ部分で
の電極間酸化膜１５ａの膜質劣化が生じ、耐圧不良およ
び大きなリーク電流の発生といった問題点があった。

この発明は上記の点に鑑みなされたもので、上記従来の
欠点を解決できる半導体装置の製造方法を提供すること
を目的とする。

（課題を解決するための手段） この発明では、半導体基板上にゲート絶縁膜を形成後、
該基板上の全面に第１の膜を形成し、この第１の膜の一
部に開孔部を設け、その開花部の側壁に第２の膜による
サイドウオールを形成し、そのサイドウオールの内側の
開孔部内にゲート電極をセルファラインで埋込み形成す
るという技術を使用する。

この技術を使用して第１のこの発明では次のような製造
方法とする。すなわち、半導体基板上にゲート絶縁膜を
形成後、該基板上の全面に第１の膜を形成し、この第１
の膜の一部に開孔部を開ける。その後、第２の膜の全面
形成と異方性エツチングにより残存第２の膜からなるサ
イドウオールを前記開花部の側壁部に形成する。続いて
、ゲート電極材料の全面形成とエッチバックによりゲー
ト電極材料を前記サイドウオール内側の開孔部内にのみ
残しゲート電極を形成する。しかる後、第■の膜を除去
する。

また、第２のこの発明では前述技術を使用して次のよう
な製造方法とする。すなわち、半導体基板上にゲート絶
縁膜を形成後、該基板上の全面に第１の膜を形成し、こ
の第１の膜の一部に開孔部を開ける。その後、第２の膜
の全面形成と異方性エツチングにより残存第２の膜から
なる絶縁膜のサイドウオールを前記開孔部の側壁部に形
成する。

続いて、第１ゲート電極材料の全面形成とエッチバック
、電極表面の酸化工程、第２ゲート電極材料の全面形成
とエッチハックを順次実施して、前記サイドウオール内
側の開孔部内に第１ゲート電極、電極間絶縁膜、第２ゲ
ート電極の３層構造を形成する。その後、第１の膜を除
去する。

（作　用） 上記第１のこの発明において、第１の膜の開花部は通常
フォトリソグラフィ技術により形成される。したがって
、この開花部の幅はフォトリソグラフィ技術の精度によ
って決定されるが、その開花部の側壁部にサイドウオー
ルを形成し、その内側にエッチバックを利用してセルフ
ァラインでゲート電極を形成すれば、ゲート電極は、フ
ォトリソグラフィ技術の精度により決定される寸法（開
孔部の幅）よりサイドウオールの幅だけ長さが小さく形
成される。すなわち、ゲート長が、フォトリソグラフィ
技術の精度以上の微細なゲート長となる。

また、上記第２のこの発明においては、２回のゲート電
極材料の全面形成とエッチバック、およびその間の電極
表面の酸化工程により、サイドウオール内側の開孔部内
に、第１ゲート電極、電極間絶縁膜、第２ゲート電極の
３層構造がセルファラインで形成される。そして、この
方法では、電極間絶縁膜のエツチング工程は含まない。

したがって、電極間絶縁膜にサイドエツチングが生じる
ことがなく、ゲート電極エツジ部分での電極間絶縁膜の
膜質低下がない。また、サイドウオールを最終的に残す
ことにより、このサイドウオール（絶縁膜）で第１ゲー
ト電極および第２ゲート電極のエツジを覆った構造とな
る。

（実施例） 以下この発明の実施例を図面を参照して説明する。

第１図はこの発明の第１の実施例を示す工程断面図であ
る。この第１の実施例はＭＯＳ）ランジメタを製造する
場合である。

まず第１図（ａ）に示すように、Ｐ型シリコン基板２１
の表面に通常のＬＯＣＯ５法で選択的に７０００人の厚
いフィールド酸化膜２２を形成して該基板２１をアクテ
ィブ領域とフィールド領域に分ける。その後、再度酸化
処理をして、アクティブ領域の基板２１表面に２００人
厚０シリコン酸化膜２３をゲート酸化膜として形成する
。

次に、前記基板２１上の全面に第１図（ｂ）に示すよう
にシリコン窒化膜２４を３０００人堆積させる。

そして、そのシリコン窒化膜２４のアクティブ領域上の
一部に、フォトリソグラフィ技術を用いて幅１　、０　
ａｍの開孔部２５を形成する。

その後、開孔部２５を含むシリコン窒化膜２４上の全面
にＣＶＤ酸化膜を５０００人形成する。続いて、そのＣ
ＶＤ酸化膜を通常のＲＩＢ技術によってエツチングする
ことにより、第１図（ｃ）に示すように開孔部２５の側
壁に残存ＣＶＤ酸化膜からなる幅０　、２　ｐｍ程度の
サイドウオール２６を形成する。

その後、基板２１上の全面にポリシリコン層を２０００
人堆積させ、リン等の不純物を高濃度に導入した後、該
ポリシリコン層を通常のエッチバック法でエッチバック
することにより、該ポリシリコン層を第１図（ｄ）に示
すようにサイドウオール２６内側の開孔部２５内に厚さ
２０００人程度セルファラインで残し、ゲート電極２７
を形成する。

次に、第１図（ｅ）に示すようにシリコン窒化膜２４と
サイドウオール２６を除去する。

その後、ゲート電極２７とフィールド酸化膜２２をマス
クとしてイオン注入技術によりヒ素などの不純物をＰ型
シリコン基板２１に導入することにより、第１図（ｆ）
に示すようにソース・ドレイン領域としてのＮ型拡散層
２８を基板２１内に形成する。以上でＮチャネルＭＯ３
）ランジメタが完成する。

１ このような製造方法においては、開孔部２５の側壁部に
サイドウオール２６を形成し、その内側にセルファライ
ンでゲート電極２７を形成しているので、ゲート電極２
７の長さしは、第１図（ｄ）に示すように、開孔部２５
の幅（フォトリソグラフィ技術の精度で決定される）を
１１．サイドウメ・−ル２６の幅を２□とすれば、近似
的にＬ＝１２２□と表わされ、この実施例の場合！１〜
ｌＰｍ。

１、＝０．２ｔｎｎであるからＬ＝０．６ｐｍとなり、
フォトリソグラフィ技術の精度以上の微細なゲート電極
（ゲート長）を形成することができる。

なお、上記実施例では、シリコン窒化膜２４とサイドウ
オール２６の両方を除去した状態でイオン注入を行いＮ
型拡散層２８を形成したが、とりあえずシリコン窒化膜
２４を除去した状態で、サイドウオール２６とゲート電
極２７をマスクとしてイオン注入を行いｎ゛層を形成し
、次にサイドウオール２６を除去して、ゲート電極２７
のみをマスクとしてイオン注入を行いｎ−層を形成すれ
ば、ソース・ドレインがＬＤＤ構造のＭＯＳ）ラング２ スタを形成することができる。

第２図はこの発明の第２の実施例を示す。これは、２層
ポリシリコンゲート電極を有するＥＦＲＯＭを製造する
場合である。

まず第２図（ａ）に示すように、Ｐ型シリコン基板３１
の表面に通常のＬＯＣＯ５法で選択的に１００００人程
度の厚いフィールド酸化膜３２を形成して該基板３Ｉを
アクティブ領域とフィールドＮ域に分ける。

その後、再度酸化処理をして、アクティブ領域の基板３
１表面に厚さ５００人程０のゲート酸化膜３３を形成す
る。

次に、前記基板３１上の全面に第２図（ｂ）に示すよう
にシリコン窒化膜３４を６０００人程度堆積させる。そ
して、そのシリコン窒化膜３４のアクティブ領域上の一
部に、フォトリソグラフィ技術を用いて幅３ＩＩ１１程
度の開孔部３５を形成する。その後、開孔部３５を含む
シリコン窒化膜３４上の全面にＣＶＤ酸化膜を厚さ８０
００人程度０堆積させ、そのＣＶＤ酸化膜を通常のＲＩ
Ｅ技術でエツチングすることにより、開孔部３５の側壁
に残存ＣＶＤ酸化膜からなる幅０．Ｉ　Ｊｌ１１程度の
サイドウオール３６を形成する。

その後、基板３１上の全面に第１ポリシリコン層を２０
００人程度堆積させ、リン等の不純物を導入した後、こ
の第１ポリシリコン層を通常のエッチバック法でエッチ
バックすることにより、この第１ポリシリコン層を第２
図（ｃ）に示すようにサイドウオール３６内側の開孔部
３５内の底部にのみ厚さ２０００人程度０し、第１ポリ
シリコンゲート電極３７（フローティングゲート）を形
成する。次に酸化工程を実施して第１ポリシリコンゲー
ト電極３７の表面を酸化することにより、該第１ポリシ
リコンゲート電極３７上に厚さ５００人程０の電極間酸
化膜３８を形成する。その後、再度ポリシリコン層（第
２ポリシリコン層）を厚さ２０００人程度全面に堆積さ
せ、リンなどの不純物を導入した後、この第２ポリシリ
コン層を通常のエッチバック法でエッチバックしてサイ
ドウオール３６内側の開花部３５内にのみ厚さ２０００
人程度０しことにより、第１ポリシリコンゲート電極３
７および電３ ４ 極間酸化膜３８上に第２ポリシリコンゲート電極３９を
形成する。以上で第１ポリシリコンゲート電極３７．電
極間酸化膜３８および第２ポリシリコンゲート電極３９
からなる３層構造がサイドウオール３６内側の開孔部３
５内にセルファラインで完成する。しかも、この方法に
よれば電極間酸化膜３８のエツチング工程がなく、該電
極間酸化膜３８工ツジ部分でのサイドエツチングを防止
できる。

しかる後、第２図（ｄ）に示すようにシリコン窒化膜３
４を除去する。その後、３層構造ゲート電極部およびサ
イドウオール３６ならびにフィールド酸化膜３２をマス
クとしてイオン注入技術によりヒ素などの不純物をＰ型
シリコン基板３１に導入することにより、同第２図（ｄ
）に示すようにソース・ドレイン領域としてのＮ型拡散
層４０を基板３１内に形成する。以上でＥＦＲＯＭが完
成する。このＥＦＲＯＭでは、サイドウオール３６を残
したから、第１ポリシリコンゲート電極３７および第２
ポリシリコンゲート電極３９のエツジがサイドウオー５ ル３６（絶縁膜）で覆われた構造となる。

（発明の効果） 以上詳細に説明したように、この発明特に第１図に対応
する第１のこの発明によれば、基板上の第１の膜に形成
された開孔部の側壁にサイドウオールを形成し、その内
側にエッチバックを利用してセルファラインでゲート電
極を形成したので、サイドウオールの幅だけフォトリソ
グラフィ技術の精度以上に微細のゲート電極を形成でき
、同微細のゲート長とすることができる。したがって、
微細なＭＯＳ　）ランジメタを形成でき、半導体集積回
路の集積度の向上を期待できる。

また、第２図に対応する第２のこの発明によれば、２回
のゲート電極材料の全面形成とエッチバックおよびその
間の電極表面の酸化工程により、前記サイドウオールの
内側に、第１ゲート電極。

電極間絶縁膜、第２ゲート電極の３層構造をセルファラ
インで形成できる。そして、この方法によれば電極間絶
縁膜のエツチング工程が含まれず、電極間絶縁膜をサイ
ドエツチングすることがない６ ので、ゲート電極エツジ部分での電極間絶縁膜の膜質低
下がない。したがって、電極間絶縁膜の耐圧向上を図る
ことができるとともにリーク電流の減少を期待できる。

また、第２のこの発明によれば、サイドウオールを最終
的に残すことにより、このサイドウオール（絶縁膜）で
第１ゲート電極および第２ゲート電極のエツジを覆った
構造とすることができ、電極間耐圧やリーク電流に対し
てより良い結果を与えることができる。さらにこのサイ
ドウオールは膜形成と異方性エツチングにより開孔部の
側壁部にセルファラインで形成でき、しかもその内側に
前述のように３層構造をセルファラインで形成できるの
で、第１．第２ゲート電極のエツジを絶縁膜で覆った構
造を第２のこの発明によればすべてセルファラインで容
易に形成することができる。

【図面の簡単な説明】

第１図はこの発明の半導体装置の製造方法の第１の実施
例を示す工程断面図、第２図はこの発明の第２の実施例
を示す工程断面図、第３図は従来のＭＯＳ）ランジメタ
の製造方法を示す工程断面図、第４図は従来のＥＦＲＯ
Ｍの製造方法を示す工程断面図である。 ２１・・・Ｐ型シリコン基板、２３・・・シリコン酸化
膜、２４・・・シリコン窒化膜、２５・・・開孔部、２
６・・・サイドウオール、２７・・・ゲート電極、３１
・・・Ｐ型シリコン基板、３３・・・ゲート酸化膜、３
４・・・シリコン窒化膜、３５・・・開孔部、３６・・
・サイドウオール、３７・・・第１ポリシリコンゲート
電極、３８・・・電極間酸化膜、３９・・・第２ポリシ
リコンゲート電極。 ８

Claims (2)

【特許請求の範囲】
1. （１）（ａ）半導体基板上にゲート絶縁膜を形成後、該
   基板上の全面に第１の膜を形成する工程と、（ｂ）その
   第１の膜の一部に開孔部を開ける工程と、 （ｃ）その開孔部の側壁部に、第２の膜の全面形成と異
   方性エッチングにより、残存第２の膜からなるサイドウ
   ォールを形成する工程と、 （ｄ）その後、ゲート電極材料の全面形成とエッチバッ
   クにより前記ゲート電極材料を前記サイドウォール内側
   の開孔部内にのみ残してゲート電極を形成する工程と、 （ｅ）その後、前記第１の膜を除去する工程とを具備す
   ることを特徴とする半導体装置の製造方法。
2. （２）（ａ）半導体基板上にゲート絶縁膜を形成後、該
   基板上の全面に第１の膜を形成する工程と、（ｂ）その
   第１の膜の一部に開孔部を開ける工程（ｃ）その開孔部
   の側壁部に、第２の膜の全面形成と異方性エッチングに
   より残存第２の膜からなる絶縁膜のサイドウォールを形
   成する工程と、（ｄ）その後、第１ゲート電極材料の全
   面形成とエッチバック、電極表面の酸化工程、第２ゲー
   ト電極材料の全面形成とエッチバックを順次実施して、
   前記サイドウォール内側の開孔部内に第１ゲート電極、
   電極間絶縁膜、第２ゲート電極の３層構造を形成する工
   程と、 （ｅ）その後、前記第１の膜を除去する工程とを具備す
   ることを特徴とする半導体装置の製造方法。