JPH05243373A - 集積回路チップの製造方法 - Google Patents

集積回路チップの製造方法

Info

Publication number
JPH05243373A
JPH05243373A JP4335941A JP33594192A JPH05243373A JP H05243373 A JPH05243373 A JP H05243373A JP 4335941 A JP4335941 A JP 4335941A JP 33594192 A JP33594192 A JP 33594192A JP H05243373 A JPH05243373 A JP H05243373A
Authority
JP
Japan
Prior art keywords
layer
photoresist
field
metal
recess
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP4335941A
Other languages
English (en)
Other versions
JP2749750B2 (ja
Inventor
Andrew L Wu
エル ウー アンドリュー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Digital Equipment Corp
Original Assignee
Digital Equipment Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Digital Equipment Corp filed Critical Digital Equipment Corp
Publication of JPH05243373A publication Critical patent/JPH05243373A/ja
Application granted granted Critical
Publication of JP2749750B2 publication Critical patent/JP2749750B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/7688—Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/105—Masks, metal
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/945—Special, e.g. metal
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/975—Substrate or mask aligning feature

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 基体における表面反転の問題を防止した能動
装置領域の形成方法。 【構成】 第１導電型の基体に集積回路チップを製造す
る方法に関し、基体の表面上に絶縁層と第２の層とを付
与し、能動装置領域を定め且つフィールド領域における
第２の層の部分を除去してフィールド領域の第２の層に
凹所を形成し、フィールド領域において基体の表面に第
１導電型のインプラントを浸透させてフィールドインプ
ラントを与え、第２の層の凹所にマスキング材料を付与
してフィールド領域を定めるマスクを与え、第２の層の
残りの部分を除去し且つこの第２の層の残りの部分の除
去によって露出された絶縁層の部分を除去して基体の表
面を露出させて能動装置領域を与え、絶縁層の残りの部
分がフィールド絶縁層を構成するようにし、フィールド
絶縁層からマスキング材料を除去し、こうして、基体上
にフィールド絶縁層を与え且つ基体にフィールドインプ
ラントを与える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的にいえば、ＭＯ
ＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）、
または、より一般的にいえば、絶縁ゲート電界効果トラ
ンジスタの集積回路チップを製造する方法、及びその方
法によって製造される集積回路チップに関するものであ
る。
【０００２】
【従来の技術】ＭＯＳＦＥＴ又はＩＧＦＥＴ集積回路チ
ップを製造するプロセスは、一連のステップからなる２
つの工程に、大きく分けられる。先ず、その第１の工程
においては、能動装置領域、即ち、トランジスタのよう
な能動部品を製造しようとするチップの領域を取り巻く
基体の領域に、フィールド酸化物絶縁体を成長させ、も
しくは付与することにより、基体上に能動装置領域が定
められる。これらの能動装置領域は、酸化物絶縁層がな
い状態とされている。典型的には、フィールド酸化物の
下にフィールドインプラントを与えて、基体における表
面反転の問題が生じないようにする。半導体処理の第２
の工程においては、回路部品、即ち、トランジスタや他
の回路素子が所定の位置に製造され、そして、フィール
ド酸化物の上に付与した金属またはポリシリコンのフィ
ルムストリップによって互いに相互接続される。
【０００３】
【発明が解決しようとする問題点】前述の第１の工程、
即ち、フィールド酸化物およびフィールドインプラント
を形成する工程においては、２つの一般的な技法が用い
られている。そのうちの一つの技法は、「非アイソプレ
ーナ」と一般的に称されるチップが形成されることにな
るものであるが、この技法によれば、イオンインプラン
トをチップの上面に衝突させて、フィールドインプラン
トを形成させて、そして、高温の蒸気雰囲気中でチップ
の上表面全体に酸化物の層を成長させる。その酸化物の
下の基体の上表面全体にイオンが浸透させる。これらイ
オンは、基体がＰ−型基体である場合には、典型的には
ホウ素である。次に、能動装置領域がホトレジストによ
って定められ、そして、それら能動装置領域における酸
化物が除去される。次いで、これら能動装置領域内のフ
ィールドインプラントの部分を中性化するに必要な補償
インプラントが、基体の露出上表面に付与される。この
ような手法では、ＩＧＦＥＴトランジスタのチャンネル
は、基体の表面付近ではなくて、基体内に埋設されてし
まう。一般的には、このような埋設チャンネルＩＧＦＥ
Ｔよりも、表面チャンネルＩＧＦＥＴの方が望ましいも
のである。その上、フィールド酸化物は、高い温度で成
長させられるので、フィールド酸化物の成長中に、フィ
ールドインプラントが基体内で広がっていってしまう。
従って、フィールドインプラントとソース及びドレイン
領域との間の周囲領域が比較的大きなものとなり、その
結果、フィールドインプラントとソース及びドレイン領
域の側部間に比較的に高い周囲接合キャパシタンスが生
じ、トランジスタの作動速度が低下してしまう。
【０００４】フィールド酸化物およびフィールドインプ
ラントを与えるために開発されている、もう一つの技法
は、「局部酸化」又は「ＬＯＣＯＳ」プロセスと称され
るもので、この技法によると、他の技法によって形成さ
れるよりも相当に優れたプレーナ装置を形成できる。こ
のような「局部酸化」プロセスによれば、フィールド酸
化物の上表面が能動装置領域における基体のレベルと同
じレベルか、そのレベルに近いレベルとされる。また、
この「局部酸化」プロセスでは、初期酸化物層が基体の
全表面に付与され、その上に、窒化シリコン層が付与さ
れる。次いで、ホトレジストによって能動装置領域が定
められ、それら能動装置領域の外側のフィールド領域に
おける窒化シリコンが除去される。その後、非アイソプ
レーナ技法の場合におけるように、チップ面のホウ素イ
オンを衝突させることによって、フィールドインプラン
トが形成されるのであるが、この「局部酸化」プロセス
においては、窒化シリコン及び残留ホトレジストが、基
体をそれらイオンから遮蔽することになるので、フィー
ルドインプラントは、能動装置領域の外側のフィールド
領域にのみ形成されることになる。次いで、そのチップ
を高温の蒸気雰囲気中に配置し、窒化シリコンによって
遮蔽されていないフィールド領域において、酸化物層
を、フィールド酸化物層として所望の厚さまで成長させ
る。それから、能動装置領域のホトレジスト、窒化物お
よび初期酸化物を除去する。
【０００５】「局部酸化」技法によれば、表面チャンネ
ル装置が形成されるが、この技法には、いくつかの欠点
がある。第１に、フィールド酸化物は基体のシリコンか
ら成長するので、フィールド領域の厚みが増加するが、
能動装置領域の厚みは増加しない。従って、結晶の欠陥
が基体に生じ、このために、装置の故障を招くことがあ
りうる。
【０００６】その上、窒化シリコンは、能動装置領域に
おける初期酸化物の縁の下でシリコン基体と反応して、
「ホワイトリボン」作用を招くことがある。このような
反応において、窒化被膜のシリコンが破損して、それに
より生じた窒素が、初期酸化物層の縁に沿ってシリコン
基体のシリコンと反応する。初期酸化物層の全周におい
て、その下の基体は、その初期酸化物が除去された時、
能動装置領域の周辺に窒化シリコンリボンを呈し、この
ため、ゲート酸化物の故障、例えば、より低い電圧でゲ
ート酸化物が破損してしまうことがありうる。さらにま
た、「非アイソプレーナ」技法の場合のように、フィー
ルド酸化物成長工程で用いられる高い温度によって、フ
ィールドインプラントがより深いものとなってしまい、
このために、フィールドインプラントとソース及びドレ
イン領域との間の周囲面積が増大し、これらの間の周囲
接合キャパシタンスが増加してしまい、装置の作動速度
の低下を招いてしまうことがある。
【０００７】さらにまた、「局部酸化」技法において、
フィールド酸化物が成長すると、そのフィールド酸化物
が能動装置領域内へと水平方向に侵入してしまう。この
ために、このような技法では、能動装置領域の巾を正確
に制御することが難しい。ゲート酸化物絶縁体及びゲー
ト電極を基体の表面上に形成した後、能動装置のソース
及びドレイン領域が形成され、相互接続部が付与され
る。一般的には、相互接続部は、フィールド酸化物の上
に付与されたポリシリコン又は金属フィルムのパターン
であって、これらのパターンは、ソース及びドレイン領
域並びに相互接続ラインと物理的及び電気的に接触させ
られる。しかしながら、金属を用いて相互接続部を形成
する場合、金属では鋭い角部がある場合に、これを段状
にうまく覆えないので、問題が生じる。それ故に、金属
フィルムを付与する前に、装置をできるだけ平らにする
ことが必要となる。フィールド酸化物の上表面は、特
に、非アイソプレーナチップの場合、例えば、ソース及
びドレイン領域の面よりも一般に相当に高くなるので、
相互接続部の形成中に接続上の問題が生じうることは明
らかである。
【０００８】例えば、フィールド酸化物の角部や傾斜面
の上にある金属の相互接続パターンにソース及びドレイ
ン領域を接続する場合に、前述したような問題が本来生
じることに鑑み、本発明者は、先に、次のような方法を
開発した。この方法は、米国特許第4,617,193 号明細書
に開示されているものであり、この方法によれば、ソー
ス及びドレイン領域並びにゲート電極を設けた後に、チ
ップを絶縁層で覆い、この絶縁層で相互接続パターンを
支持する。絶縁層において、ソース及びドレイン領域並
びポリシリコン相互接続部に対する穴をエッチングし、
導電性物質を充填する。次いで、金属の相互接続パター
ンを形成する。多数の相互接続層が必要な場合には、こ
のプロセスが繰り返される。しかしながら、ポリシリコ
ン相互接続部の上表面の高さは、ソース及びドレイン領
域の上表面の高さよりも相当に高いので、エッチングに
よって、ソース及びドレイン領域が露出させられる前
に、ポリシリコン相互接続部が露出させられてしまい、
ソース及びドレイン領域を露出させるためにはさらに時
間がかかり、このために、ポリシリコンの相互接続部が
損傷を受けてしまうことがある。
【０００９】集積回路チップを処理する際には、例え
ば、酸化物層のような絶縁材の凹所に金属導体物質を充
填することがしばしば必要となる。前記米国特許第4,61
7,193号明細書には、このような処理を行うための方法
が開示されている。簡単に述べると、チップの表面に金
属フィルムが付与される。このフィルムの深さは、少な
くとも絶縁材の凹所を充填し且つ金属フィルムの上表面
に凹所を残すに十分なものである。金属フィルム上にホ
トレジスト被膜を設けて金属フィルムの凹所を充填し平
らな上表面を形成する。次いで、このホトレジスト被膜
を反応性イオンエッチング方法によってエッチングし、
金属フィルムの凹所にホトレジストを残すようにする。
次いで、金属をエッチングし、凹所の外側の金属を除去
する。その後、残りのホトレジストを除去し、凹所に金
属を残すようにする。この方法は、一般に、一様な巾の
凹所を有するチップにおける１０ミクロン以下の巾を有
する凹所を充填する場合に限定される。従って、凹所の
巾が著しく変化したり、あるいは凹所の巾が約１０ミク
ロン以上の場合には、前記米国特許明細書に開示された
方法では、凹所を満足に充填することができない。
【００１０】
【問題点を解決するための手段】本発明の目的は、金属
酸化物半導体、またはより一般的には絶縁ゲート電界効
果トランジスタ集積回路チップを製造する新規で且つ改
良された方法、及びその方法によって作られた集積回路
チップを提供することである。本発明の特徴によれば、
トランジスタのような能動回路素子をその後の処理工程
で形成すべきところの能動装置領域を定める新規な方法
が提供される。この新規な方法によれば、「局部酸化」
技法に伴う前述したような問題を解消した非アイソプレ
ーナ装置が形成され、また、現在の非アイソプレーナ装
置の問題を解消した表面チャンネル装置が形成される。
この新規な方法においては、フィールド酸化物として要
求される厚みを有する二酸化シリコン、即ち「酸化物」
のような絶縁層が基体全体に付与される。次いで、この
酸化物層の上にポリシリコンの層が付与される。このポ
リシリコンの層の上表面にホトレジスト層が付与され、
既知のやり方で能動装置領域を定めるようにパターン形
成される。ホトレジストのパターン化プロセスにより、
能動装置領域を覆うホトレジストが残され、能動装置領
域の外側のフィールド領域においてポリシリコン層の上
表面が露出される。フィールド領域のポリシリコンが除
去され、酸化物を通してフィールドインプラントが与え
られる。ホトレジスト及びポリシリコンは、インプラン
トが能動装置領域に与えられるのを防止し、従って、フ
ィールドインプラントは、フィールド領域のみに形成さ
れる。かくして、この方法により形成された装置は、表
面チャンネル装置となる。
【００１１】能動装置領域上に残されたポリシリコン
は、後述するような方法にて金属フィルムで充填される
凹所を定める。このプロセスにおいて、フィールド領域
のホトレジスト層が除去される。チップ表面上の金属フ
ィルムのパターンは、チップのフィールド領域を定め
る。次いで、金属フィルムによって覆われていない領域
にある露出酸化物層が除去されて、能動装置領域が定め
られる。
【００１２】能動回路装置が基体上に形成された後、新
規な一連の処理工程により、後で付与される金属化パタ
ーンに接触し易い比較的に平らなチップ上表面が形成さ
れる。この新規な一連の工程においては、ゲート電極の
上表面の高さがフィールド酸化物の上表面と同じ高さに
なるように、ゲート電極が形成される。次いで、ゲート
電極の側面に絶縁層が付与される。このゲート電極の絶
縁層、並びに、ソース及びドレイン領域を境界定めする
フィールド酸化物の側面によって、導電層で充填される
凹所が形成される。これらの導電層の上表面の高さは、
ゲート電極及びフィールド酸化物の上表面の高さに対応
する。これらの導電層は、ゲート電極の側面に前に付与
された絶縁層によって、ゲート電極から絶縁される。次
いで、チップの上表面を絶縁層で覆い、これをリフロー
技法によって平坦化し、その上に、金属の相互接続パタ
ーンを後で付与する。この絶縁層に穴をエッチングし、
ソース及びドレイン領域の上の導電性物質並びにポリシ
リコンの相互接続部に対して、金属の相互接続部を接続
できるようにする。この絶縁層を通してポリシリコン相
互接続部に至るまでの深さと、この絶縁層を通してソー
ス及びドレイン領域上の導電性物質に至るまでの深さと
の差は、導電性物質を設けたことにより、相当に減少さ
れているので、エッチング中にポリシリコン相互接続部
に損傷が生ずる可能性は相当に低くなる。
【００１３】また、絶縁材の凹所に金属フィルムを充填
する新規で且つ改良された方法が提供される。凹所を形
成すべき絶縁材の領域は、ホトレジストによって定めら
れ、その領域が、凹所を形成すべくエッチングされるの
であるが、このとき、ホトレジストがその凹所に若干張
り出すようにされる。次いで、その凹所に充填するよう
に、少なくともその凹所とその周囲のホトレジストの全
面にわたって金属フィルムを冷間スパッタリングする。
この状態においては、その金属は、ホトレジストの上表
面及び張り出し部の境界を定めるホトレジストの側面を
も覆っている。ホトレジストの側面を覆っている金属
は、凹所に付与された金属とは分離されている。次い
で、金属の表面を、例えば、ホトレジストの層で覆う。
このホトレジスト層は、部分的にエッチング除去され、
その下のホトレジスト層の角部付近の金属の縁が露出す
るようにする。次いで、その露出された金属をエッチン
グ除去し、その下のホトレジストの角部を露出させる。
次いで、下方のホトレジスト層を除去し、これにより、
それを覆っていた金属及び上方のホトレジスト層も除去
される。同時に、凹所の金属を覆っているホトレジスト
を除去する。
【００１４】
【実施例】次に、添付図面に基づいて、本発明の実施例
について、本発明をより詳細に説明する。図１から図６
は、能動装置領域を定める処理工程を示しており、図７
から図１１は、絶縁ゲート電界効果トランジスタ（ＩＧ
ＦＥＴ）のような能動回路素子を形成し、平らなチップ
表面を形成する一連の処理工程を示している。
【００１５】図１に示すように、本発明の特徴により、
基体１０は、二酸化シリコン、即ち「酸化物」のような
絶縁材の基体層１２と、ポリシリコンの第２の層１４と
で、通常の仕方で覆われる。酸化物層１２の厚みは、チ
ップのフィールド酸化物として必要な厚みとされてい
る。それから、ポリシリコン１４の上表面が、ホトレジ
ストの層で覆われる。このホトレジスト層は、通常の仕
方でマスクされ、現像されて、基体の能動装置領域、す
なわち、ＩＧＦＥＴの如き能動装置がその後の処理工程
により形成される領域を覆うホトレジスト層１６を残す
ようにされる。
【００１６】図２に示すように、指向性のある反応性イ
オンエッチングを使用して、ホトレジスト１６によって
覆われていないポリシリコン層１４の部分を除去して、
ポリシリコン層の側面１５と酸化物層１２の上表面とに
よって定められた凹所１８を形成する。ホトレジスト１
６及びポリシリコン層１４がマスクとして働いて能動装
置領域を遮蔽している状態で、フィールドインプラント
２０が酸化物１２を通して与えられる。次いで、図３に
示すように、凹所１８に金属フィルム２２を充填し、ホ
トレジスト層の残りの部分１６を除去する。図１３から
図１８を参照して後述するプロセスは、このような処理
工程に利用できる。そのプロセスを使用する場合には、
図２について前述した反応性イオンエッチング工程は、
ポリシリコン層１４の残りの部分の上にホトレジスト１
６の張り出し部２４が与えられるように、調整される。
この張り出し部の目的については、図１３から図１８に
関連して、後述する。
【００１７】金属フィルム２２を付与してホトレジスト
層の残りの部分１６を除去した後（図３参照）、ポリシ
リコン層１４の残りの部分を除去する（図４参照）。本
発明の１つの特定の実施例においては、硝酸、水及び弗
化水素酸の溶液を５０：３：１の比で使用し、その下の
酸化物層１２を甚だしくエッチングせずにポリシリコン
層１４を除去する。次いで、金属層２２をマスクとして
使用し、指向性のある反応性イオンエッチングによっ
て、全体的に参照符号２６で示す能動装置領域の酸化物
１２の部分を除去する（図５参照）。次いで、金属層２
２を除去し（図６参照）、基体１０は、フィールド酸化
物１２及びフィールドインプラント２０が能動装置領域
２６を境界定めしている状態とされる。
【００１８】図１から図６から明らかなように、ホトレ
ジスト層１６（図１参照）は、フィールド領域における
ホトレジスト層の部分を現像し除去した後に残されたも
のであり、このホトレジスト層１６は、能動装置領域を
定めている。そして、このホトレジスト層１６は、一連
の処理工程において使用されて、フィールド領域にのみ
フィールドインプラント（図２参照）が与えられうるよ
うにする。次いで、ホトレジスト層１６を用いて、能動
装置領域内の酸化物を除去できるようにする金属マスク
を与える。ホトレジスト、ポリシリコン及び金属処理の
種々の層は、種々の処理工程を通じて自己整列マスクと
して作用する。したがって、一連の処理工程において外
部マスクを適用する場合に生ずる不整列によるようなエ
ラーの発生する可能性は低いものとされている。
【００１９】更に、ホトレジスト及びポリシリコン層
は、フィールドインプランテーション中に能動装置領域
を遮蔽するので、図１から図６に示すプロセスに基づい
て製造される装置では、補償インプラントは不要であ
る。このようにして形成される装置は、「非アイソプレ
ーナ」技法によって製造される従来の装置とは違って、
表面チャンネル装置である。
【００２０】これに加えて、このプロセスでは、「局部
酸化」技法のようにフィールド酸化物を成長させる必要
がないので、この技法に伴う問題、すなわち、結晶の変
形及び「ホワイトリボン」欠陥等の問題は解消されてい
る。図７から図１１を参照して、比較的平らな上表面を
もつチップを製造する方法について説明する。図５は、
基体１０、フィールド酸化物１２及びフィールドインプ
ラント２０を含む集積回路チップ上の１つの能動装置領
域２６を示している。通常の方法により、比較的厚いフ
ィールド酸化物セグメント間にその側壁１３によって定
められた凹所において、基体１０の表面上に、好ましく
は、二酸化シリコンの薄い絶縁層３０が付与される。こ
の酸化物層３０の上にポリシリコンのストリップを付与
して、ゲート電極３２を形成する。同時に、ポリシリコ
ンのストリップ３４及び３６を、フィールド酸化物１２
の上面に相互接続ラインとして設ける。ゲート電極３２
の上表面３３は、フィールド酸化物の上表面３５とほぼ
同じ高さである。ゲート電極３２を形成した後、通常の
仕方で、ソース及びドレイン領域３８及び４０としてイ
ンプラントを形成する。
【００２１】次いで、図８及び図９に示す工程を用い
て、ゲート電極３２の垂直側壁に絶縁層が設けられる。
先ず、チップの表面を二酸化シリコンのような絶縁材の
層４２で覆い、これを反応性イオンエッチングによっ
て、各垂直面に絶縁層４４を残すようにエッチッグ除去
する（図９参照）。従って、ゲート電極３２の垂直側壁
は、ソース及びドレインのインプラント３８および４０
上へと若干外側に延びるような絶縁層４４を有する。同
様に、絶縁層４４は、フィールド酸化物１２の垂直側壁
を覆ってソース及びドレイン領域３８及び４０上へと延
び、相互接続ライン３４及び３６の側壁も、酸化物層４
４で覆われ、この酸化物層４４もフィールド酸化物１２
の部分上へと外側に延びている。
【００２２】図９に示すように、フィールド酸化物１２
及びゲート電極３２を付加する前の基体１０の上表面に
対応するソース及びドレイン領域３８及び４０の上表面
は、ゲート電極３２及びフィールド酸化物の上表面より
も高さが相当に低いことに注意されたい。ゲート電極３
２及びフィールド酸化物１２の側壁を覆う酸化物層４４
は、凹所４６を定め、これらの凹所４６には、導電性物
質の層４８及び５０が充填され（図１０参照）、これら
層４８及び５０の上面の高さがゲート電極３２の上表面
３３及びフィールド酸化物１２の上表面３５とほぼ同じ
高さにされる。浅いソース及びドレイン領域を通して基
体１０へとスパイクが生じてしまうという潜在的な問題
を回避するために、導電性物質としてタングステンシリ
サイドを使用するのが好ましい。導電層４８及び５０を
付与するのに使用するプロセスとしては、前記米国特許
第４，６１７、１９３号明細書に開示されたプロセスが
好ましい。
【００２３】次いで、チップを、ホスホーシリケートガ
ラス又はボローホスホーシリケートガラスの層５２で覆
い（図１１参照）、その後、リフローを行って比較的平
な上表面を形成する（図１２参照）。フィールド酸化物
１２によって定められたフィールド領域内のポリシリコ
ン相互接続部３４及び３６上のガラスと、能動装置領域
２６の金属層４８及び５０上のガラスとの厚みの差は、
このような金属層が設けられない従来の方法による場合
よりも、相当に減少されることは明らかであろう。従っ
て、ガラス層５２を通してポリシリコンの相互接続部及
び金属層まで穴を形成する時に、ポリシリコンの相互接
続部が、そのエッチッグプロセスによって著しく損傷を
受けるというようなことはない。
【００２４】また、本発明のこの方法によれば、その他
いくつかの効果が得られる。ゲート電極３２の側面に絶
縁層４４を設けることにより、「軽くドープしたドレイ
ン」、即ち「ＬＤＤ」構造体を容易に得ることができ
る。この構造体においては、ゲート電極３２の側壁に設
けられた酸化物絶縁層４４の下に延びるドレイン領域の
部分が比較的軽くドープされ、このために、電子がゲー
ト酸化物３０に入り込んで、そこに留まる可能性が減少
させられる。ゲート酸化物３０に電子が入り込むと、酸
化物層の下の基体のチャンネル領域をゲート電極の電界
から遮蔽してしまい、従って、トランジスタの動作特性
を低下させてしまうことがある。
【００２５】更に、凹所４６全体に導電層４８及び５０
を充填することにより（図９参照）、トランジスタのソ
ース及びドレインの入力及び出力抵抗が減少される。更
に、フィールド酸化物１２の側面に酸化物層４４を使用
すると共に導電層４８及び５０を使用することにより、
周辺コンタクトを省略でき、従って、トランジスタを小
型にできる。また、導電層４８及び５０のタングステン
シリサイドがフィールド領域から十分に分離されるの
で、スパイクが生ずるのを避けることができる。また、
導電層４８及び５０、並びにフィールド酸化物層１２の
側面に設けた絶縁層４４は、絶縁層５２の上に付与した
相互接続パターン（図示していない）との接続のため
に、自己整列コンタクト技法を使用できるようにしてい
る。すなわち、これらの導電層４８及び５０、並びにフ
ィールド酸化物層１２の側面に設けた絶縁層４４は、絶
縁層５２を貫通して設ける穴をソース及びドレイン領域
の中心から若干ずらして配置しても、良好なコンタクト
を得ることができ、スパイクの発生の問題を十分に回避
することができるようにしている。
【００２６】本発明の更に別の方法によれば、凹所に金
属フィルム層を充填する新規で且つ改良された方法が提
供される。前述したように、図１３から図１８に関連し
て説明するプロセスは、図２におけるような凹所１８を
充填するのに使用することができる。図１３は、ホトレ
ジストの層１０２で覆われた基体１００を有する集積回
路チップを示している。ホトレジスト層１０２には、全
体的に参照符号１０４として示した穴が通常の仕方で形
成されており、基体１００には、側面１０７にて定めら
れた凹所１０６が形成されている。従って、ホトレジス
ト層１０２は、穴１０４の周囲を定める側面１０３を有
している。凹所１０６は、この凹所１０６を定める側面
１０７の上にホトレジスト層１０２の張り出し部１０８
が与えられるように、指向性のある反応性イオンエッチ
ングによって形成されている。
【００２７】凹所１０６に充填しようとする金属を、チ
ップの表面上に、凹所１０６を充填するに十分な深さま
で冷間スパッタリングする（図１４参照）。ホトレジス
ト１０２上の金属フィルム１１２の深さは、凹所内の深
さとほぼ同じである。図１４に示すように、張り出し部
の付近では、ホトレジストを覆う金属が、ホトレジスト
層１０２の側面１０３及び上表面によって定められた角
部の周りで湾曲している。金属フィルムの深さには限度
があるのと、張り出し部１０８が与えられているのと
で、凹所内のフィルム１１０の表面は、張り出し部の下
で若干凹状になっており、従って、ホトレジストを覆う
金属フィルムは、凹所内の金属フィルムとは接触してい
ない。
【００２８】次いで、チップの全面を第２のホトレジス
ト層１１４で覆う（図１５参照）。凹所１０６の領域で
は、第２のホトレジスト層の上表面が若干凹状となり、
穴１０４の周囲を定める側面１０３付近の領域の方がチ
ップの他の領域よりも全体的に薄くなる。反応性イオン
エッチングを用いて、ホトレジスト１１４の表面の部分
を除去して、ホトレジスト層１０２の穴１０４の周囲付
近にある金属フィルム１１２の角部を露出させる（図１
６参照）。次いで、ウエット金属エッチングを使用し
て、金属層１１２の露出部分を、その下のホトレジスト
層１０２を露出させるに十分な程、エッチングする（図
１７参照）。凹所の金属層１１０は、残りのホトレジス
ト層１１４によって覆われており、このホトレジスト層
１１４及び張り出し部１０８によってウエット金属エッ
チングから保護されているので、金属層１１０は、ウエ
ット金属エッチングによって損傷を受けない。更に、ホ
トレジスト層１０２は、通常の仕方で除去され、このホ
トレジスト層１０２と共に、その上の金属層１１２及び
ホトレジスト層１１４も除去される。これと同時に、金
属層１１０上のホトレジスト層１１４も除去され、図１
８に示す構成が得られる。
【００２９】以上、特定の実施例について、本発明の特
徴について説明した。しかしながら、本発明は、前述し
た以外の種々な基本構造を有する集積回路チップにおい
て実施しても、本発明の効果のうちのいくつか、またす
べてを達成することができるものであることは、明らか
であろう。したがって、本特許請求の範囲の記載は、本
発明の真の精神および範囲内に包含されるようなすべて
の変形態様をカバーしようとするものである。
【図面の簡単な説明】
【図１】本発明の製造方法の種々な工程における集積回
路チップの断面を示し、本発明の方法及びその特徴によ
って形成される集積回路チップを理解するのに有用な断
面図。
【図２】本発明の製造方法の種々な工程における集積回
路チップの断面を示し、本発明の方法及びその特徴によ
って形成される集積回路チップを理解するのに有用な断
面図。
【図３】本発明の製造方法の種々な工程における集積回
路チップの断面を示し、本発明の方法及びその特徴によ
って形成される集積回路チップを理解するのに有用な断
面図。
【図４】本発明の製造方法の種々な工程における集積回
路チップの断面を示し、本発明の方法及びその特徴によ
って形成される集積回路チップを理解するのに有用な断
面図。
【図５】本発明の製造方法の種々な工程における集積回
路チップの断面を示し、本発明の方法及びその特徴によ
って形成される集積回路チップを理解するのに有用な断
面図。
【図６】本発明の製造方法の種々な工程における集積回
路チップの断面を示し、本発明の方法及びその特徴によ
って形成される集積回路チップを理解するのに有用な断
面図。
【図７】本発明の製造方法の種々な工程における集積回
路チップの断面を示し、本発明の方法及びその特徴によ
って形成される集積回路チップを理解するのに有用な断
面図。
【図８】本発明の製造方法の種々な工程における集積回
路チップの断面を示し、本発明の方法及びその特徴によ
って形成される集積回路チップを理解するのに有用な断
面図。
【図９】本発明の製造方法の種々な工程における集積回
路チップの断面を示し、本発明の方法及びその特徴によ
って形成される集積回路チップを理解するのに有用な断
面図。
【図１０】本発明の製造方法の種々な工程における集積
回路チップの断面を示し、本発明の方法及びその特徴に
よって形成される集積回路チップを理解するのに有用な
断面図。
【図１１】本発明の製造方法の種々な工程における集積
回路チップの断面を示し、本発明の方法及びその特徴に
よって形成される集積回路チップを理解するのに有用な
断面図。
【図１２】本発明の製造方法の種々な工程における集積
回路チップの断面を示し、本発明の方法及びその特徴に
よって形成される集積回路チップを理解するのに有用な
断面図。
【図１３】本発明の更に別の特徴により凹所に金属フィ
ルムを充填する方法を詳細に示す断面図。
【図１４】本発明の更に別の特徴により凹所に金属フィ
ルムを充填する方法を詳細に示す断面図。
【図１５】本発明の更に別の特徴により凹所に金属フィ
ルムを充填する方法を詳細に示す断面図。
【図１６】本発明の更に別の特徴により凹所に金属フィ
ルムを充填する方法を詳細に示す断面図。
【図１７】本発明の更に別の特徴により凹所に金属フィ
ルムを充填する方法を詳細に示す断面図。
【図１８】本発明の更に別の特徴により凹所に金属フィ
ルムを充填する方法を詳細に示す断面図。
【符合の説明】
１０ 基体 １２ 基本体 １４ 第２の層 １６ ホトレジスト層 １８ 凹所 ２０ フィールドインプラント ２２ 金属フィルム ２４ 張り出し部 ２６ 能動装置領域 ３０ 絶縁層 ３２ ゲート電極 ３４ ポリシリコンストリップ ３６ ポリシリコンストリップ ３８ ソース及びドレイン領域 ４０ ソース及びドレイン領域 ４２ 絶縁層 ４４ 絶縁層 ４６ 凹所 ４８ 導電性物質の層 ５０ 導電性物質の層

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の基体に集積回路チップを製
    造する方法において、 Ａ．前記基体の表面上に絶縁層と第２の層とを付与し、 Ｂ．能動装置領域を定め、且つフィールド領域における
    前記第２の層の部分を除去してフィールド領域の前記第
    ２の層に凹所を形成し、 Ｃ．前記フィールド領域において前記基体の表面に前記
    第１導電型のインプラントを浸透させて、フィールドイ
    ンプラントを与え、 Ｄ．前記第２の層の前記凹所にマスキング材料を付与し
    て、前記フィールド領域を定めるマスクを与え、 Ｅ．前記第２の層の残りの部分を除去し、且つこの第２
    の層の残りの部分の除去によって露出された前記絶縁層
    の部分を除去して、前記基体の表面を露出させて、前記
    能動装置領域を与え、前記絶縁層の残りの部分がフィー
    ルド絶縁層を構成するようにし、 Ｆ．前記フィールド絶縁層から前記マスキング材料を除
    去し、 これにより、前記基体上にフィールド絶縁層を与え且つ
    前記基体にフィールドインプラントを与えることを特徴
    とする方法。
  2. 【請求項２】 前記能動装置領域を定める段階は、 Ａ．前記第２の層の表面上にホトレジストの層を付与し
    て、前記フィールド領域及び能動装置領域を定めるパタ
    ーンで前記ホトレジスト層を露出させ、前記フィールド
    領域における前記第２の層の部分を除去し、 Ｂ．前記ホトレジスト層によって覆われていない前記フ
    ィールド領域における前記第２の層をエッチングして、
    前記第２の層に凹所を与える、 ことを含む請求項１に記載の方法。
  3. 【請求項３】 前記エッチング段階は、反応性イオンエ
    ッチングである請求項２に記載の方法。
  4. 【請求項４】 前記凹所を与える段階は、前記ホトレジ
    スト層が前記第２の層から張り出すような凹所を与える
    ようなものであり、前記マスキング材料を付与する段階
    は、 Ａ．前記凹所及び前記ホトレジスト層の表面の上に金属
    の層を冷間スパッタリングして、前記金属が、前記凹所
    に層状に付与され、且つ前記ホトレジスト層の上面及び
    側面を覆い、しかも、前記ホトレジスト層上の金属は、
    前記凹所の金属層から分離されているようにし、 Ｂ．前記凹所上にくぼみができるに十分な深さまで前記
    チップの表面をマスキング材料で覆い、 Ｃ．前記マスキング材料の層をエッチングして、前記ホ
    トレジスト層の角部の上の前記金属層の部分を露出さ
    せ、 Ｄ．前記露出した金属エッチングして、前記ホトレジス
    ト層の角部及び張り出し部を露出させ、 Ｅ．前記ホトレジスト層を除去して、その上のマスキン
    グ材料層および金属層を除去し、 Ｆ．前記凹所における前記金属上のマスキング材料層を
    除去する、 ことを含む請求項２に記載の方法。
  5. 【請求項５】 前記マスキング材料は、前記ホトレジス
    トを除去する段階と前記マスキング材料層を除去する段
    階とを同時に行えるように、ホトレジストである請求項
    ２に記載の方法。
  6. 【請求項６】 前記第２の層は、ポリシリコンであり、
    前記絶縁層は、二酸化シリコンであり、前記基体を露出
    する段階は、 Ａ．硝酸、水及び弗化水素酸の混合物を付与して、前記
    第２の層の残りの部分を除去し、 Ｂ．反応性イオンエッチングを行って、前記露出した二
    酸化シリコンを除去することを含む、 請求項１に記載の方法。
JP4335941A 1984-05-15 1992-12-16 集積回路チップの製造方法 Expired - Lifetime JP2749750B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/610,337 US4584761A (en) 1984-05-15 1984-05-15 Integrated circuit chip processing techniques and integrated chip produced thereby
US610337 1984-05-15

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP60103652A Division JPS6144470A (ja) 1984-05-15 1985-05-15 集積回路チップにおける金属充填方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP8039365A Division JP2886494B2 (ja) 1984-05-15 1996-02-27 集積回路チップの製造方法

Publications (2)

Publication Number Publication Date
JPH05243373A true JPH05243373A (ja) 1993-09-21
JP2749750B2 JP2749750B2 (ja) 1998-05-13

Family

ID=24444623

Family Applications (3)

Application Number Title Priority Date Filing Date
JP60103652A Granted JPS6144470A (ja) 1984-05-15 1985-05-15 集積回路チップにおける金属充填方法
JP4335941A Expired - Lifetime JP2749750B2 (ja) 1984-05-15 1992-12-16 集積回路チップの製造方法
JP8039365A Expired - Lifetime JP2886494B2 (ja) 1984-05-15 1996-02-27 集積回路チップの製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP60103652A Granted JPS6144470A (ja) 1984-05-15 1985-05-15 集積回路チップにおける金属充填方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP8039365A Expired - Lifetime JP2886494B2 (ja) 1984-05-15 1996-02-27 集積回路チップの製造方法

Country Status (5)

Country Link
US (1) US4584761A (ja)
EP (2) EP0392642B1 (ja)
JP (3) JPS6144470A (ja)
CA (1) CA1234226A (ja)
DE (2) DE3588129T2 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4696098A (en) * 1986-06-24 1987-09-29 Advanced Micro Devices, Inc. Metallization technique for integrated circuit structures
JPH01129440A (ja) * 1987-11-14 1989-05-22 Fujitsu Ltd 半導体装置
US4868138A (en) * 1988-03-23 1989-09-19 Sgs-Thomson Microelectronics, Inc. Method for forming a self-aligned source/drain contact for an MOS transistor
JP2597703B2 (ja) * 1989-02-27 1997-04-09 三菱電機株式会社 半導体装置の製造方法
US5202286A (en) * 1989-02-27 1993-04-13 Mitsubishi Denki Kabushiki Kaisha Method of forming three-dimensional features on substrates with adjacent insulating films
JPH0382126A (ja) * 1989-08-25 1991-04-08 Hitachi Ltd 半導体集積回路装置の製造方法
US5091339A (en) * 1990-07-23 1992-02-25 Microelectronics And Computer Technology Corporation Trenching techniques for forming vias and channels in multilayer electrical interconnects
KR930006128B1 (ko) * 1991-01-31 1993-07-07 삼성전자 주식회사 반도체장치의 금속 배선 형성방법
US5187119A (en) * 1991-02-11 1993-02-16 The Boeing Company Multichip module and integrated circuit substrates having planarized patterned surfaces
US5266516A (en) * 1992-01-02 1993-11-30 Chartered Semiconductor Manufacturing Pte Ltd Method for making electrical contact through an opening of one micron or less for CMOS technology
JP2885616B2 (ja) * 1992-07-31 1999-04-26 株式会社東芝 半導体装置およびその製造方法
US5242534A (en) * 1992-09-18 1993-09-07 Radiant Technologies Platinum lift-off process
US5733812A (en) * 1993-11-15 1998-03-31 Matsushita Electric Industrial Co., Ltd. Semiconductor device with a field-effect transistor having a lower resistance impurity diffusion layer, and method of manufacturing the same
US20040070048A1 (en) 2002-10-15 2004-04-15 Kwok Siang Ping Providing high precision resistance in an integrated circuit using a thin film resistor of controlled dimension
US20060009038A1 (en) 2004-07-12 2006-01-12 International Business Machines Corporation Processing for overcoming extreme topography
JP4825477B2 (ja) * 2005-09-21 2011-11-30 東芝エレベータ株式会社 乗客コンベヤの内レッジ、乗客コンベヤ、乗客コンベヤの固定サポートの位置決め方法、並びに乗客コンベヤの固定サポート
JP4920949B2 (ja) * 2005-11-02 2012-04-18 株式会社日立製作所 乗客コンベアの内デッキの取付け構造
US8649123B1 (en) 2008-11-26 2014-02-11 Western Digital (Fremont), Llc Method to eliminate reactive ion etching (RIE) loading effects for damascene perpendicular magnetic recording (PMR) fabrication
US8257597B1 (en) 2010-03-03 2012-09-04 Western Digital (Fremont), Llc Double rie damascene process for nose length control
WO2017011723A1 (en) * 2015-07-16 2017-01-19 Pixelteq, Inc. Lithography process for the encapsulation of patterned thin film coatings

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56111241A (en) * 1980-02-01 1981-09-02 Chiyou Lsi Gijutsu Kenkyu Kumiai Preparation of semiconductor device
JPS58111241A (ja) * 1981-12-25 1983-07-02 Hitachi Ltd マグネトロン

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4929067A (ja) * 1972-07-12 1974-03-15
JPS5169363A (en) * 1974-12-13 1976-06-15 Fujitsu Ltd Handotaisochino seizohoho
US3985597A (en) * 1975-05-01 1976-10-12 International Business Machines Corporation Process for forming passivated metal interconnection system with a planar surface
JPS5819129B2 (ja) * 1975-12-10 1983-04-16 株式会社東芝 ハンドウタイソウチノ セイゾウホウホウ
NL7604986A (nl) * 1976-05-11 1977-11-15 Philips Nv Werkwijze voor het vervaardigen van een halfgeleider- inrichting, en inrichting vervaardigd door toe- passing van de werkwijze.
US4114255A (en) * 1976-08-16 1978-09-19 Intel Corporation Floating gate storage device and method of fabrication
US4360823A (en) * 1977-03-16 1982-11-23 U.S. Philips Corporation Semiconductor device having an improved multilayer wiring system
US4192059A (en) * 1978-06-06 1980-03-11 Rockwell International Corporation Process for and structure of high density VLSI circuits, having inherently self-aligned gates and contacts for FET devices and conducting lines
US4277881A (en) * 1978-05-26 1981-07-14 Rockwell International Corporation Process for fabrication of high density VLSI circuits, having self-aligned gates and contacts for FET devices and conducting lines
US4144101A (en) * 1978-06-05 1979-03-13 International Business Machines Corporation Process for providing self-aligned doping regions by ion-implantation and lift-off
US4219379A (en) * 1978-09-25 1980-08-26 Mostek Corporation Method for making a semiconductor device
JPS5575241A (en) * 1978-12-02 1980-06-06 Toshiba Corp Method of fabricating semiconductor device
US4266985A (en) * 1979-05-18 1981-05-12 Fujitsu Limited Process for producing a semiconductor device including an ion implantation step in combination with direct thermal nitridation of the silicon substrate
NL8004573A (nl) * 1979-09-19 1981-03-23 Gen Electric Werkwijze voor het vervaardigen van samengestelde voorwerpen.
US4441941A (en) * 1980-03-06 1984-04-10 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing a semiconductor device employing element isolation using insulating materials
US4322883A (en) * 1980-07-08 1982-04-06 International Business Machines Corporation Self-aligned metal process for integrated injection logic integrated circuits
US4367119A (en) * 1980-08-18 1983-01-04 International Business Machines Corporation Planar multi-level metal process with built-in etch stop
US4391650A (en) * 1980-12-22 1983-07-05 Ncr Corporation Method for fabricating improved complementary metal oxide semiconductor devices
JPS57112028A (en) * 1980-12-29 1982-07-12 Fujitsu Ltd Manufacture of semiconductor device
US4564997A (en) * 1981-04-21 1986-01-21 Nippon-Telegraph And Telephone Public Corporation Semiconductor device and manufacturing process thereof
JPS57196573A (en) * 1981-05-27 1982-12-02 Toshiba Corp Manufacture of mos type semiconductor device
US4424621A (en) * 1981-12-30 1984-01-10 International Business Machines Corporation Method to fabricate stud structure for self-aligned metallization
US4419810A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Self-aligned field effect transistor process
DE3211761A1 (de) * 1982-03-30 1983-10-06 Siemens Ag Verfahren zum herstellen von integrierten mos-feldeffekttransistorschaltungen in siliziumgate-technologie mit silizid beschichteten diffusionsgebieten als niederohmige leiterbahnen
US4440804A (en) * 1982-08-02 1984-04-03 Fairchild Camera & Instrument Corporation Lift-off process for fabricating self-aligned contacts
US4617193A (en) * 1983-06-16 1986-10-14 Digital Equipment Corporation Planar interconnect for integrated circuits

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56111241A (en) * 1980-02-01 1981-09-02 Chiyou Lsi Gijutsu Kenkyu Kumiai Preparation of semiconductor device
JPS58111241A (ja) * 1981-12-25 1983-07-02 Hitachi Ltd マグネトロン

Also Published As

Publication number Publication date
JP2886494B2 (ja) 1999-04-26
CA1234226A (en) 1988-03-15
EP0392642B1 (en) 1994-12-21
EP0162774A3 (en) 1988-01-07
US4584761A (en) 1986-04-29
JP2749750B2 (ja) 1998-05-13
EP0162774A2 (en) 1985-11-27
DE3588129D1 (de) 1996-12-12
DE3587963D1 (de) 1995-02-02
DE3587963T2 (de) 1995-08-03
EP0392642A1 (en) 1990-10-17
DE3588129T2 (de) 1997-05-28
EP0162774B1 (en) 1996-11-06
JPS6144470A (ja) 1986-03-04
JPH0951033A (ja) 1997-02-18
JPH0569292B2 (ja) 1993-09-30

Similar Documents

Publication Publication Date Title
US6165870A (en) Element isolation method for semiconductor devices including etching implanted region under said spacer to form a stepped trench structure
JP2886494B2 (ja) 集積回路チップの製造方法
US5541434A (en) Semiconductor device incorporating a contact for electrically connecting adjacent portions within the semiconductor device
JPH07120795B2 (ja) 半導体デバイスの製作方法
KR100278273B1 (ko) 반도체장치의콘택홀형성방법
US5006911A (en) Transistor device with high density contacts
US6040221A (en) Semiconductor processing methods of forming a buried contact, a conductive line, an electrical connection to a buried contact area, and a field effect transistor gate
JP2780162B2 (ja) 半導体デバイスの製造方法
JP2002016080A (ja) トレンチゲート型ｍｏｓｆｅｔの製造方法
US4219925A (en) Method of manufacturing a device in a silicon wafer
JP2544937B2 (ja) 半導体装置およびその製造方法
US5620911A (en) Method for fabricating a metal field effect transistor having a recessed gate
KR100209280B1 (ko) 반도체 소자의 콘택홀 형성방법
JP2557206B2 (ja) 半導体素子の製造方法
JP3001588B2 (ja) 半導体装置およびその製造方法
KR100219549B1 (ko) 랜딩 패드를 갖는 반도체 소자의 제조방법
JPH07254705A (ja) 電界効果トランジスタおよびその製造方法
US6239478B1 (en) Semiconductor structure for a MOS transistor
JPH0982949A (ja) 半導体装置及びその製造方法
JP2594121B2 (ja) 半導体装置の製造方法
KR100280528B1 (ko) 반도체 장치의 내부배선 형성방법
KR100273685B1 (ko) 반도체장치제조방법
KR0135670B1 (ko) 반도체 소자의 제조방법
JP2709200B2 (ja) 半導体装置の製造方法
JPH0864691A (ja) サリサイド構造を有するｍｏｓｆｅｔの製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term