JPH01129440A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01129440A JPH01129440A JP62286461A JP28646187A JPH01129440A JP H01129440 A JPH01129440 A JP H01129440A JP 62286461 A JP62286461 A JP 62286461A JP 28646187 A JP28646187 A JP 28646187A JP H01129440 A JPH01129440 A JP H01129440A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
下地に大きな段差が存在しても、その上に形成した被膜
のパターニングに支障がないような構造にした半導体装
置に関し、 前記したように下地に段差が発生する状態にあるとき、
成る条件の下に段差をなす被膜の側壁膜を形成すること
で前記段差の悪影響を緩和し、その上に在る厚い被膜に
通常のフォト・リソグラフィ技術の適用を可能にするこ
とを目的とし、下地に於ける段差の原因となる被膜の厚
さをｄとし且つ該被膜の側面に形成されて表面に傾斜面
を有し前記段差の傾斜を緩和する側壁膜の底面に於ける
厚さをａとし、 ａ＞ｄ の条件を満たして形成された該側壁膜を有してなるよう
構成する。
のパターニングに支障がないような構造にした半導体装
置に関し、 前記したように下地に段差が発生する状態にあるとき、
成る条件の下に段差をなす被膜の側壁膜を形成すること
で前記段差の悪影響を緩和し、その上に在る厚い被膜に
通常のフォト・リソグラフィ技術の適用を可能にするこ
とを目的とし、下地に於ける段差の原因となる被膜の厚
さをｄとし且つ該被膜の側面に形成されて表面に傾斜面
を有し前記段差の傾斜を緩和する側壁膜の底面に於ける
厚さをａとし、 ａ＞ｄ の条件を満たして形成された該側壁膜を有してなるよう
構成する。
本発明は、下地に大きな段差が存在しても、その上に形
成した被膜のパターニングに支障がないような構造にし
た半導体装置に関する。
成した被膜のパターニングに支障がないような構造にし
た半導体装置に関する。
第９図は半導体装置の一種であるダイナミック・ランダ
ム・アクセス・メモリ （ｄｙｎａｍｉｃｒａｎｄｏｍ
ａｃｃｅｓｓ ｍｅｍ、ｏｒｙ：ＤＲＡＭ）の構
造を説明する為の要部切断側面図を表している。
ム・アクセス・メモリ （ｄｙｎａｍｉｃｒａｎｄｏｍ
ａｃｃｅｓｓ ｍｅｍ、ｏｒｙ：ＤＲＡＭ）の構
造を説明する為の要部切断側面図を表している。
図に於いて、１はｐ型シリコン半導体基板、２は二酸化
シリコンからなるフィールド絶縁膜、３は二酸化シリコ
ンからなるゲート絶縁膜、４．。
シリコンからなるフィールド絶縁膜、３は二酸化シリコ
ンからなるゲート絶縁膜、４．。
４□、４３は多結晶シリコンからなるゲート電極（ワー
ド線）、５１Ａはｎ＋＋ソース領域、６＋ａ＋６１８は
ｎ＋型トドレイン領域７は二酸化シリコンからなる眉間
絶縁膜、８１Ａ、８□は多結晶シリコンからなるスタッ
クド・キャパシタに於ける一方の電極である蓄積電極、
９１Ａ＋ ９１８は二酸化シリコンからなるスタック
ド・キャパシタに於ける誘電体膜、１０１は多結晶シリ
コンからなるセル・プレートと呼ばれスタックド・キャ
パシタに於ける他方の電極である対向電極、１１は二酸
化シリコンからなる層間絶縁膜、１２＋は高融点金属シ
リサイド（例えば、ポリサイド：ｐｏｌｙｓｉｄｅ）か
らなるビット線、１３は燐珪酸ガラス（ｐｈｏｓｐｈｏ
ｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＰＳＧ）からなる層
間絶縁膜、１４は俗に裏打ちと呼ばれゲート電極と共に
ワード線の一部をなす電極・配線をそれぞれ示している
。
ド線）、５１Ａはｎ＋＋ソース領域、６＋ａ＋６１８は
ｎ＋型トドレイン領域７は二酸化シリコンからなる眉間
絶縁膜、８１Ａ、８□は多結晶シリコンからなるスタッ
クド・キャパシタに於ける一方の電極である蓄積電極、
９１Ａ＋ ９１８は二酸化シリコンからなるスタック
ド・キャパシタに於ける誘電体膜、１０１は多結晶シリ
コンからなるセル・プレートと呼ばれスタックド・キャ
パシタに於ける他方の電極である対向電極、１１は二酸
化シリコンからなる層間絶縁膜、１２＋は高融点金属シ
リサイド（例えば、ポリサイド：ｐｏｌｙｓｉｄｅ）か
らなるビット線、１３は燐珪酸ガラス（ｐｈｏｓｐｈｏ
ｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＰＳＧ）からなる層
間絶縁膜、１４は俗に裏打ちと呼ばれゲート電極と共に
ワード線の一部をなす電極・配線をそれぞれ示している
。
このＤＲＡＭでは、例えば、ゲート電極４Ｉとソース領
域５１Ａとドレイン領域６１Ａとで一つのメモリ・セル
に於けるトランスファ・ゲート・トランジスタをなし、
電極８１Ａと誘電体膜９１Ａと電極１０Ｉとで前記メモ
リ・セルに於けるメモリ・キャパシタをなし、電極８１
Ａがドレイン領域６Ｉ＾にコンタクトすることでトラン
スファ・ゲート・トランジスタとメモリ・キャパシタと
が結合され、トランスファ・ゲート・トランジスタのオ
ン・オフでメモリ・キャパシタに情報電荷の出し入れや
蓄積を行うものであり、このようなことは、１トランジ
スタと１メモリ・キャパシタからなるメモリ・セルをも
つ標準的なりＲＡＭでは並べて変わりないところであっ
て、現在の半導体記憶装置に於ける主流をなすものであ
る。尚、ドレイン領域６□、電極８□、誘電体膜９□な
どは前記説明したメモリ・セルに隣接するメモリ・セル
の一部を構成するものである。
域５１Ａとドレイン領域６１Ａとで一つのメモリ・セル
に於けるトランスファ・ゲート・トランジスタをなし、
電極８１Ａと誘電体膜９１Ａと電極１０Ｉとで前記メモ
リ・セルに於けるメモリ・キャパシタをなし、電極８１
Ａがドレイン領域６Ｉ＾にコンタクトすることでトラン
スファ・ゲート・トランジスタとメモリ・キャパシタと
が結合され、トランスファ・ゲート・トランジスタのオ
ン・オフでメモリ・キャパシタに情報電荷の出し入れや
蓄積を行うものであり、このようなことは、１トランジ
スタと１メモリ・キャパシタからなるメモリ・セルをも
つ標準的なりＲＡＭでは並べて変わりないところであっ
て、現在の半導体記憶装置に於ける主流をなすものであ
る。尚、ドレイン領域６□、電極８□、誘電体膜９□な
どは前記説明したメモリ・セルに隣接するメモリ・セル
の一部を構成するものである。
近年、半導体装置は更に微細化される傾向にあり、その
要求されるところからパターンの形成には異方性エツチ
ングが多用され、その結果、パターンのエツジは垂直に
切り立った形状をもつようになり、それが進展するにつ
れ、下層パターンに於ける段差の影響が増幅されて上層
パターンの形成が困難になりつつある。その為、スピン
・オンやグラス（ｓｐｉｎ Ｏｎ ｇｌａｓｓ）を
塗布したり、エッチバックを行うなどして段差を解消す
るなどの手段も採られているが、工程が増加したり、エ
ッチバックの制御などに不安定要素があるなど難点があ
る。
要求されるところからパターンの形成には異方性エツチ
ングが多用され、その結果、パターンのエツジは垂直に
切り立った形状をもつようになり、それが進展するにつ
れ、下層パターンに於ける段差の影響が増幅されて上層
パターンの形成が困難になりつつある。その為、スピン
・オンやグラス（ｓｐｉｎ Ｏｎ ｇｌａｓｓ）を
塗布したり、エッチバックを行うなどして段差を解消す
るなどの手段も採られているが、工程が増加したり、エ
ッチバックの制御などに不安定要素があるなど難点があ
る。
このようなことは、第９図について説明したＤＲＡＭに
於いても例外ではなく、微細化が進行するにつれ、メモ
リ・セル面積の縮小化を要求されていて、その要求に応
えようとすると段差が大きくなり、パターンの形成が甚
だ困難になる。
於いても例外ではなく、微細化が進行するにつれ、メモ
リ・セル面積の縮小化を要求されていて、その要求に応
えようとすると段差が大きくなり、パターンの形成が甚
だ困難になる。
即ち、メモリ・セルに於ける面積が例えばｌＯ〔μｍ
！ ）程度以下になると、最早、従来通りの構造ではメ
モリ・キャパシタ容量を確保することが不可能になり、
これを回避する為、メモリ・キャパシタに於ける蓄積電
極を厚く形成し、その側面に於ける面積を増加させるこ
とでメモリ・キャパシタとして全体の面積が低下しない
ようにすることが考えられている。
！ ）程度以下になると、最早、従来通りの構造ではメ
モリ・キャパシタ容量を確保することが不可能になり、
これを回避する為、メモリ・キャパシタに於ける蓄積電
極を厚く形成し、その側面に於ける面積を増加させるこ
とでメモリ・キャパシタとして全体の面積が低下しない
ようにすることが考えられている。
然しなから、そのように厚い蓄積電極をバターニングす
るには、下地の段差、即ち、凹凸が大きく影響する。
るには、下地の段差、即ち、凹凸が大きく影響する。
第１０図はメモリ・キャパシタ容量を確保する為の対策
を施した高集積化ＤＲＡＭを説明する為の要部切断側面
図を表し、第９図に於いて用いた記号と同記号は同部分
を示すか或いは同じ意味を持つものとする。
を施した高集積化ＤＲＡＭを説明する為の要部切断側面
図を表し、第９図に於いて用いた記号と同記号は同部分
を示すか或いは同じ意味を持つものとする。
このＤＲＡＭが第９図に見られるＤＲＡＭと相違する点
は１．メモリ・セルの平面的な面積を小さくしたことに
依り、当然、メモリ・キャパシタの平面的な面積も小さ
（なるので、それに依る容量不足を補う為、電極８１Ａ
や８□の厚さＳを通常の二倍程度、即ち、例えば０．５
〔μｍ〕程度と厚くし、その側面の面積を大きくするこ
とでキヤ・ゴシタとして作用する面積が全体としては低
減されないようにするものである。
は１．メモリ・セルの平面的な面積を小さくしたことに
依り、当然、メモリ・キャパシタの平面的な面積も小さ
（なるので、それに依る容量不足を補う為、電極８１Ａ
や８□の厚さＳを通常の二倍程度、即ち、例えば０．５
〔μｍ〕程度と厚くし、その側面の面積を大きくするこ
とでキヤ・ゴシタとして作用する面積が全体としては低
減されないようにするものである。
然しなから、その、ように電極８１Ａや８１１１の厚さ
Ｓを厚く形成した場合、図に矢印で指示しである部分、
即ち、電極８＋Ａと電極８□との間の部分には、垂直に
切り立ったエツジをもつワード線であるゲート電極４□
並びに４．の存在に起因する深い落ち込みが形成されて
いることと相俟って、フォト・リソグラフィに依る電極
８１ＡＩ ８ Ｉｎなどの加工を良好に行うことがで
きない。
Ｓを厚く形成した場合、図に矢印で指示しである部分、
即ち、電極８＋Ａと電極８□との間の部分には、垂直に
切り立ったエツジをもつワード線であるゲート電極４□
並びに４．の存在に起因する深い落ち込みが形成されて
いることと相俟って、フォト・リソグラフィに依る電極
８１ＡＩ ８ Ｉｎなどの加工を良好に行うことがで
きない。
本発明は、前記したように下地に段差が発生する状態に
あるとき、成る条件の下に段差をなす被膜に側壁膜を形
成することで前記段差の悪影響を緩和し、その上に在る
厚い被膜に通常のフォト・リソグラフィ技術の適用を可
能にしようとする。
あるとき、成る条件の下に段差をなす被膜に側壁膜を形
成することで前記段差の悪影響を緩和し、その上に在る
厚い被膜に通常のフォト・リソグラフィ技術の適用を可
能にしようとする。
第□゛１図は本発明の詳細な説明する為のＤＲＡＭの要
部切断側面図を表し、第９図及び第１０図に於いて用い
た記号と同記号は同部分を示すか或いは同じ意味を持つ
ものとする。
部切断側面図を表し、第９図及び第１０図に於いて用い
た記号と同記号は同部分を示すか或いは同じ意味を持つ
ものとする。
図には、フィールド絶縁膜２上にワード線であるゲート
電極４□及び４．が形成され、そのエツジ側面には、段
差に傾斜を付与する基礎となる側壁膜２Ａが形成され、
それ等を覆って層間絶縁膜７が形成され、また、その上
に蓄積電極となるべき多結晶シリコン膜８が形成された
状態を表しである。
電極４□及び４．が形成され、そのエツジ側面には、段
差に傾斜を付与する基礎となる側壁膜２Ａが形成され、
それ等を覆って層間絶縁膜７が形成され、また、その上
に蓄積電極となるべき多結晶シリコン膜８が形成された
状態を表しである。
本発明者は、数多くの実験を行い、多結晶シリコン膜８
が厚い場合にも通常のフォト・リソグラフィ技術にてバ
ターニング可能とするには、前記段差に傾斜を付与する
基礎となる側壁膜２Ａを形成するのに所定の条件が必要
であり、それを無視して漫然と形成したのでは良い結果
は得られないことを見出した。
が厚い場合にも通常のフォト・リソグラフィ技術にてバ
ターニング可能とするには、前記段差に傾斜を付与する
基礎となる側壁膜２Ａを形成するのに所定の条件が必要
であり、それを無視して漫然と形成したのでは良い結果
は得られないことを見出した。
その実験に依れば、ゲート電極４９，４□などの厚さを
ｄとし、また、側壁膜２Ａに於ける下地と接する底面の
厚さをａとすると、ａ’＞ｄとすることが必須であり、
そのようにした後、現今のＤＲＡＭに必要とされる耐圧
を確保するべく標準的な厚さ例えば１０００ （人〕の
層間絶縁膜７を形成し、その上にかなり厚い多結晶シリ
コン膜８を形成しても、それを通常のフォト・リソグラ
フィ技術にて確実に微細なバターニングをすることがで
きる。尚、その確実性を考えると、ｄが０．４〔μｍ〕
以下であるとき、側壁膜２Ａの下端が下地と接する点で
なす角度θを６００以下とすることに依り、多結晶シリ
コン膜８に於ける厚さが例えば０．５〔μｍ〕以上であ
っても、正確にバターニングすることが可能になる。
ｄとし、また、側壁膜２Ａに於ける下地と接する底面の
厚さをａとすると、ａ’＞ｄとすることが必須であり、
そのようにした後、現今のＤＲＡＭに必要とされる耐圧
を確保するべく標準的な厚さ例えば１０００ （人〕の
層間絶縁膜７を形成し、その上にかなり厚い多結晶シリ
コン膜８を形成しても、それを通常のフォト・リソグラ
フィ技術にて確実に微細なバターニングをすることがで
きる。尚、その確実性を考えると、ｄが０．４〔μｍ〕
以下であるとき、側壁膜２Ａの下端が下地と接する点で
なす角度θを６００以下とすることに依り、多結晶シリ
コン膜８に於ける厚さが例えば０．５〔μｍ〕以上であ
っても、正確にバターニングすることが可能になる。
このようなことから、本発明に依る半導体装置に於いて
は、下地に於ける段差の原因となる被膜の厚さをｄとり
、且つ該被膜の側面に形成されて表面に傾斜面を有し前
記段差の傾斜を緩和する側壁膜の底面に於ける厚さをａ
とし、 ａ＞ｄ の条件を満たして形成された該側壁膜を備えてなるよう
に構成する。
は、下地に於ける段差の原因となる被膜の厚さをｄとり
、且つ該被膜の側面に形成されて表面に傾斜面を有し前
記段差の傾斜を緩和する側壁膜の底面に於ける厚さをａ
とし、 ａ＞ｄ の条件を満たして形成された該側壁膜を備えてなるよう
に構成する。
前記手段を採ることに依り、例えば、メモリ・キャパシ
タに於ける蓄積電極を厚く形成して容量増加を図るよう
にする際、蓄積電極となるべき厚い多結晶シリコン膜を
精密に再現性良好にバターニングすることが可能となり
、半導体装置を高集積化する為に有効であり、また、そ
の構造を得るに際しては、段差の原因となる被膜の厚さ
と該被膜の側面に形成する側壁膜の厚さの関係を考慮す
るのみで足りるので、実施することは容易である。
タに於ける蓄積電極を厚く形成して容量増加を図るよう
にする際、蓄積電極となるべき厚い多結晶シリコン膜を
精密に再現性良好にバターニングすることが可能となり
、半導体装置を高集積化する為に有効であり、また、そ
の構造を得るに際しては、段差の原因となる被膜の厚さ
と該被膜の側面に形成する側壁膜の厚さの関係を考慮す
るのみで足りるので、実施することは容易である。
第２図乃至第８図は本発明一実施例を製造する場合を解
説する為の工程要所に於ける半導体記憶装置の要部切断
側面図をそれぞれ表し、以下、これ等の図を参照しつつ
説明する。
説する為の工程要所に於ける半導体記憶装置の要部切断
側面図をそれぞれ表し、以下、これ等の図を参照しつつ
説明する。
第２図参照
（１）二酸化シリコン膜及び窒化シリコン膜を積層して
なる耐酸化性マスクを用いた選択的熱酸化法（例えばＬ
ＯＣＯＳ法）を適用することに依り、ｐ型シリコン半
導体基板１に二酸化シリコンからなるフィールド絶縁膜
２を形成する。
なる耐酸化性マスクを用いた選択的熱酸化法（例えばＬ
ＯＣＯＳ法）を適用することに依り、ｐ型シリコン半
導体基板１に二酸化シリコンからなるフィールド絶縁膜
２を形成する。
（２）前記耐酸化性マスクを除去してｐ型シリコン半導
体基板１の−・部、即ち、活性領域を表出した後、熱酸
化法を適用することに依り、厚さ例えば２００（Ａ：ｌ
程度のゲート絶縁膜３を形成する。
体基板１の−・部、即ち、活性領域を表出した後、熱酸
化法を適用することに依り、厚さ例えば２００（Ａ：ｌ
程度のゲート絶縁膜３を形成する。
（３）化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐ。
ｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用するこ
とに依り、厚さ例えば２０００ （人〕程度の多結晶シ
リコン膜を成長させる。
とに依り、厚さ例えば２０００ （人〕程度の多結晶シ
リコン膜を成長させる。
（４）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセス並びにエツチング・ガスをＣＣ７！４ ／
Ｏｚとする反応性イオン・エツチング（ｒｅａｃｔｉ
ｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用
することに依り、前記多結晶シリコン膜のバターニング
を行い、ゲート電極４６，４２．４３及びその他の電極
・配線を形成する。
ト・プロセス並びにエツチング・ガスをＣＣ７！４ ／
Ｏｚとする反応性イオン・エツチング（ｒｅａｃｔｉ
ｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）法を適用
することに依り、前記多結晶シリコン膜のバターニング
を行い、ゲート電極４６，４２．４３及びその他の電極
・配線を形成する。
（５） イオン注入法を適用することに依り、ゲート
電極４１などをマスクとしてＡｓイオンの打ち込みを行
い、セルフ・アライメント方式に依るｎ”型ソース領域
（図示せず）及びｎ＋型トドレイン領域６１Ａ形成を行
う。尚、この際、ゲート電極４Ｉなど及びその他の電極
・配線もｎ＋型化されることは云うまでもない。
電極４１などをマスクとしてＡｓイオンの打ち込みを行
い、セルフ・アライメント方式に依るｎ”型ソース領域
（図示せず）及びｎ＋型トドレイン領域６１Ａ形成を行
う。尚、この際、ゲート電極４Ｉなど及びその他の電極
・配線もｎ＋型化されることは云うまでもない。
第３図参照
ｆ６＞ＣＶＤ法を適用することに依り、厚さ例えば３０
００ （人〕程度の二酸化シリコン膜を形成する。
００ （人〕程度の二酸化シリコン膜を形成する。
（７）エツチング・ガスを（ＣＦ４＋０２十Ｈ２）とす
るＲＩＥ法を適用することに依り、前記二酸化シリコン
膜の異方性エツチングを行い、平面に在る二酸化シリコ
ン膜が全て除去されるまで継続する。
るＲＩＥ法を適用することに依り、前記二酸化シリコン
膜の異方性エツチングを行い、平面に在る二酸化シリコ
ン膜が全て除去されるまで継続する。
この加工を施すことに依り、ゲート電極４Ｉなどの側面
にのみ表面に傾斜面を有する側壁膜２Ａが残留する。こ
の側壁膜２Ａが前記した条件であるａ＞ｄを満足してい
ることは云うまでもない。因に、前記エツチング後に於
けるａは２４００ Ｃ人〕であり、ｄは前記した多結晶
シリコン膜の厚さであるから２０００ Ｃ人〕である。
にのみ表面に傾斜面を有する側壁膜２Ａが残留する。こ
の側壁膜２Ａが前記した条件であるａ＞ｄを満足してい
ることは云うまでもない。因に、前記エツチング後に於
けるａは２４００ Ｃ人〕であり、ｄは前記した多結晶
シリコン膜の厚さであるから２０００ Ｃ人〕である。
第４図参照
（８１ＣＶＤ法を適用することに依り、厚さ例えば１０
００ （人〕程度の二酸化シリコンからなる眉間絶縁膜
７を成長させる。
００ （人〕程度の二酸化シリコンからなる眉間絶縁膜
７を成長させる。
第５図参照
（９）通常のフォト・リソグラフィ技術を適用すること
に依り、眉間絶縁膜７及びゲート絶縁膜３の選択的エツ
チングを行ってメモリ・キャパシタの蓄積電極コンタク
ト窓７Ａを開口し、ドレイン領域６１Ａなどの一部表面
を露出させる。
に依り、眉間絶縁膜７及びゲート絶縁膜３の選択的エツ
チングを行ってメモリ・キャパシタの蓄積電極コンタク
ト窓７Ａを開口し、ドレイン領域６１Ａなどの一部表面
を露出させる。
第６図参照
（１０）ＣＶＩ）法を適用することに依り、厚さ例えば
０．５ 〔μｍ〕の多結晶シリコン膜８を成長さセ゛る
。
０．５ 〔μｍ〕の多結晶シリコン膜８を成長さセ゛る
。
ａυ イオン注入法を適用することに依り、例えばＡｓ
イオンを打ち込んで多結晶シリコン膜８を導電性化する
。
イオンを打ち込んで多結晶シリコン膜８を導電性化する
。
第７図参照
（１２１通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセス並びにエツチング・ガスをＣＣ（１４／
０２とするＲＩＥ法を適用することに依り多結晶シリ
コン膜８のバターニングを行い、メモリ・キャパシタの
一方の電極である蓄積電極８．Ａ、８□などを形成する
。
スト・プロセス並びにエツチング・ガスをＣＣ（１４／
０２とするＲＩＥ法を適用することに依り多結晶シリ
コン膜８のバターニングを行い、メモリ・キャパシタの
一方の電極である蓄積電極８．Ａ、８□などを形成する
。
この蓄積電極８１Ａなどの平面の面積と側面の面積は殆
ど等しく、メモリ・セルの平面の面積が１０〔μｍ”）
以下である場合、全体の面積は７ （μｍ！ ）以上に
することができる。
ど等しく、メモリ・セルの平面の面積が１０〔μｍ”）
以下である場合、全体の面積は７ （μｍ！ ）以上に
することができる。
第８図（及び第９図）参照
ａ 湿性雰囲気中に於いて熱酸化法を適用することに
依り、蓄積電極８１Ａなどの表面に厚さ例えば１００
〔人〕程度の二酸化シリコンからなるメモリ・キャパシ
タの誘電体膜９１ＡＩ ９ ＋Ｉｌなどを形成する。
依り、蓄積電極８１Ａなどの表面に厚さ例えば１００
〔人〕程度の二酸化シリコンからなるメモリ・キャパシ
タの誘電体膜９１ＡＩ ９ ＋Ｉｌなどを形成する。
Ｑ４） この後、通常の技法を適用することに依り、
多結晶シリコン膜からなるセル・プレートと呼ばれるメ
モリ・キャパシタに於ける他方の電極である対向電極１
０Ｉなど、例えば二酸化シリコンからなる眉間絶縁膜１
１、例えばポリサイドからなるピッ１４１１２１ など
、例えばＰＳＧからなる層間絶縁膜１３、例えばＡＩ！
からなるワード線の一部をなす電極・配線１４などを形
成して完成する。
多結晶シリコン膜からなるセル・プレートと呼ばれるメ
モリ・キャパシタに於ける他方の電極である対向電極１
０Ｉなど、例えば二酸化シリコンからなる眉間絶縁膜１
１、例えばポリサイドからなるピッ１４１１２１ など
、例えばＰＳＧからなる層間絶縁膜１３、例えばＡＩ！
からなるワード線の一部をなす電極・配線１４などを形
成して完成する。
このようにして完成された半導体記憶装置に於ける蓄積
電極８１Ａなどが精密にバターニングされ、それ以後の
工程に悪影響を与えていないことは勿論である。
電極８１Ａなどが精密にバターニングされ、それ以後の
工程に悪影響を与えていないことは勿論である。
本発明に依る半導体装置に於いては、下地に於いて段差
を生成している被膜の厚さをｄ、その被膜の側面に形成
された側壁膜の底面に於ける厚さをａとし、ａ＞ｄ、な
る条件を満たして形成された前記側壁膜を存している。
を生成している被膜の厚さをｄ、その被膜の側面に形成
された側壁膜の底面に於ける厚さをａとし、ａ＞ｄ、な
る条件を満たして形成された前記側壁膜を存している。
前記構成を採ることに依り、例えば、メモリ・キャパシ
タに於ける蓄積電極を厚く形成して容量増加を図るよう
にする際、蓄積電極となるべき厚い多結晶シリコン膜を
精密に再現性良好にバターニングすることが可能となり
、半導体装置を高集積化する為に有効であり、また、そ
の構造を得るに際しては、段差の原因となる被膜の厚さ
と該被膜の側面に形成する側壁膜の厚さの関係を考慮す
るのみで足りるので、実施することは容易である。
タに於ける蓄積電極を厚く形成して容量増加を図るよう
にする際、蓄積電極となるべき厚い多結晶シリコン膜を
精密に再現性良好にバターニングすることが可能となり
、半導体装置を高集積化する為に有効であり、また、そ
の構造を得るに際しては、段差の原因となる被膜の厚さ
と該被膜の側面に形成する側壁膜の厚さの関係を考慮す
るのみで足りるので、実施することは容易である。
第１図は本発明の詳細な説明する為の工程要所に於ける
半導体記憶装置の要部切断側面図、第２図乃至第８図は
実施例を製造する場合について説明する為の工程要所に
於ける半導体記憶装置の要部切断側面図、第９図はＤＲ
ＡＭの構造を説明する為の要部切断側面図、第１０図は
従来例の要部切断側面図をそれぞれ示している。 図に於いて、１はｐ型シリコン半導体基板、２は二酸化
シリコンからなるフィールド絶縁膜、３は二酸化シリコ
ンからなるゲート絶縁膜、４．。 ４□、４３は多結晶シリコンからなるゲート電極（ワー
ド線）、５．Ａはｎ＋型ソース領域、６１ＡＩ６□はｎ
＋型ドレ、イン領域、７は二酸化シリコンからなる眉間
絶縁膜、８１Ａ＋ ８１１＋は多結晶シリコンからな
るスタックド・キャパシタに於ける一方の電極である蓄
積電極、９１ＡＩ ９１８は二酸化シリコンからなる
スタックド・キャパシタに於ける誘電体膜、１０．は多
結晶シリコンからなるセル・プレートと呼ばれスタック
ド・キャパシタに於ける他方の電極である対向電極、１
１は二酸化シリコンからなる層間絶縁膜、１２．は高融
点金属シリサイド（例えば、ポリサイド：ｐｏｌｙｓｉ
ｄｅ）からなるビット線、１３は燐珪酸ガラス（ｐｈｏ
ｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＰＳＧ）か
らなる層間絶縁膜、１４は俗に裏打ちと呼ばれゲート電
極と共にワード線の一部をなす電極・配線をそれぞれ示
している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第４図 第５図 第６図
半導体記憶装置の要部切断側面図、第２図乃至第８図は
実施例を製造する場合について説明する為の工程要所に
於ける半導体記憶装置の要部切断側面図、第９図はＤＲ
ＡＭの構造を説明する為の要部切断側面図、第１０図は
従来例の要部切断側面図をそれぞれ示している。 図に於いて、１はｐ型シリコン半導体基板、２は二酸化
シリコンからなるフィールド絶縁膜、３は二酸化シリコ
ンからなるゲート絶縁膜、４．。 ４□、４３は多結晶シリコンからなるゲート電極（ワー
ド線）、５．Ａはｎ＋型ソース領域、６１ＡＩ６□はｎ
＋型ドレ、イン領域、７は二酸化シリコンからなる眉間
絶縁膜、８１Ａ＋ ８１１＋は多結晶シリコンからな
るスタックド・キャパシタに於ける一方の電極である蓄
積電極、９１ＡＩ ９１８は二酸化シリコンからなる
スタックド・キャパシタに於ける誘電体膜、１０．は多
結晶シリコンからなるセル・プレートと呼ばれスタック
ド・キャパシタに於ける他方の電極である対向電極、１
１は二酸化シリコンからなる層間絶縁膜、１２．は高融
点金属シリサイド（例えば、ポリサイド：ｐｏｌｙｓｉ
ｄｅ）からなるビット線、１３は燐珪酸ガラス（ｐｈｏ
ｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＰＳＧ）か
らなる層間絶縁膜、１４は俗に裏打ちと呼ばれゲート電
極と共にワード線の一部をなす電極・配線をそれぞれ示
している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第４図 第５図 第６図
Claims (1)
- 【特許請求の範囲】 下地に於ける段差の原因となる被膜の厚さをｄとし且つ
該被膜の側面に形成されて表面に傾斜面を有し前記段差
の傾斜を緩和する側壁膜の底面に於ける厚さをａとし、 ａ＞ｄ の条件を満たして形成された該側壁膜 を有してなることを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286461A JPH01129440A (ja) | 1987-11-14 | 1987-11-14 | 半導体装置 |
| EP88310521A EP0317160B1 (en) | 1987-11-14 | 1988-11-09 | Semiconductor device having a side wall film and method of producing the same |
| KR1019880014844A KR920006754B1 (ko) | 1987-11-14 | 1988-11-11 | 측벽막을 갖는 반도체 장치와 그 제조방법 |
| US07/659,475 US5121175A (en) | 1987-11-14 | 1991-02-25 | Semiconductor device having a side wall film |
| US08/159,776 US5424237A (en) | 1987-11-14 | 1993-12-02 | Method of producing semiconductor device having a side wall film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62286461A JPH01129440A (ja) | 1987-11-14 | 1987-11-14 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06179865A Division JP3076951B2 (ja) | 1994-08-01 | 1994-08-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01129440A true JPH01129440A (ja) | 1989-05-22 |
Family
ID=17704690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62286461A Pending JPH01129440A (ja) | 1987-11-14 | 1987-11-14 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5121175A (ja) |
| EP (1) | EP0317160B1 (ja) |
| JP (1) | JPH01129440A (ja) |
| KR (1) | KR920006754B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5286998A (en) * | 1989-05-31 | 1994-02-15 | Fujitsu Limited | Semiconductor device having two transistors forming a memory cell and a peripheral circuit, wherein the impurity region of the first transistor is not subjected to an etching atmosphere |
| JPH0821687B2 (ja) * | 1989-05-31 | 1996-03-04 | 富士通株式会社 | 半導体装置及びその製造方法 |
| KR960002078B1 (ko) * | 1989-12-29 | 1996-02-10 | 샤프 가부시끼가이샤 | 반도체메모리의 제조방법 |
| KR920008294B1 (ko) * | 1990-05-08 | 1992-09-26 | 금성일렉트론 주식회사 | 반도체 장치의 제조방법 |
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| JPS60124951A (ja) * | 1983-12-12 | 1985-07-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61222236A (ja) * | 1985-03-28 | 1986-10-02 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS6153938B2 (ja) * | 1980-05-07 | 1986-11-20 | Toshiba Machine Co Ltd |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4313253A (en) * | 1979-07-30 | 1982-02-02 | Burroughs Corporation | Method of fabricating a charge transfer channel covered by a stepped insulating layer |
| US4356040A (en) * | 1980-05-02 | 1982-10-26 | Texas Instruments Incorporated | Semiconductor device having improved interlevel conductor insulation |
| JPS5978561A (ja) * | 1982-10-27 | 1984-05-07 | Matsushita Electronics Corp | 半導体記憶装置 |
| JPS59201461A (ja) * | 1983-04-28 | 1984-11-15 | Toshiba Corp | 読み出し専用半導体記憶装置およびその製造方法 |
| JPS6014462A (ja) * | 1983-07-05 | 1985-01-25 | Oki Electric Ind Co Ltd | 半導体メモリ素子 |
| US4597824A (en) * | 1983-11-11 | 1986-07-01 | Kabushiki Kaisha Toshiba | Method of producing semiconductor device |
| US4535528A (en) * | 1983-12-02 | 1985-08-20 | Hewlett-Packard Company | Method for improving reflow of phosphosilicate glass by arsenic implantation |
| JPS60138971A (ja) * | 1983-12-27 | 1985-07-23 | Toshiba Corp | 半導体装置の製造方法 |
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| JPH0618257B2 (ja) * | 1984-04-28 | 1994-03-09 | 富士通株式会社 | 半導体記憶装置の製造方法 |
| US4584761A (en) * | 1984-05-15 | 1986-04-29 | Digital Equipment Corporation | Integrated circuit chip processing techniques and integrated chip produced thereby |
| US4577391A (en) * | 1984-07-27 | 1986-03-25 | Monolithic Memories, Inc. | Method of manufacturing CMOS devices |
| DE3530065C2 (de) * | 1984-08-22 | 1999-11-18 | Mitsubishi Electric Corp | Verfahren zur Herstellung eines Halbleiters |
| US4855246A (en) * | 1984-08-27 | 1989-08-08 | International Business Machines Corporation | Fabrication of a gaas short channel lightly doped drain mesfet |
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| US4807013A (en) * | 1984-10-17 | 1989-02-21 | American Telephone And Telegraph Company At&T Bell Laboratories | Polysilicon fillet |
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| JPS61183952A (ja) * | 1985-02-09 | 1986-08-16 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JPS61216364A (ja) * | 1985-03-20 | 1986-09-26 | Fujitsu Ltd | 半導体装置 |
| US4821085A (en) * | 1985-05-01 | 1989-04-11 | Texas Instruments Incorporated | VLSI local interconnect structure |
| JPS62141758A (ja) * | 1985-12-16 | 1987-06-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| JPS62145859A (ja) * | 1985-12-20 | 1987-06-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| US4806201A (en) * | 1986-12-04 | 1989-02-21 | Texas Instruments Incorporated | Use of sidewall oxide to reduce filaments |
| JPS63174351A (ja) * | 1987-01-14 | 1988-07-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
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-
1987
- 1987-11-14 JP JP62286461A patent/JPH01129440A/ja active Pending
-
1988
- 1988-11-09 EP EP88310521A patent/EP0317160B1/en not_active Expired - Lifetime
- 1988-11-11 KR KR1019880014844A patent/KR920006754B1/ko not_active IP Right Cessation
-
1991
- 1991-02-25 US US07/659,475 patent/US5121175A/en not_active Expired - Lifetime
-
1993
- 1993-12-02 US US08/159,776 patent/US5424237A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6153938B2 (ja) * | 1980-05-07 | 1986-11-20 | Toshiba Machine Co Ltd | |
| JPS60124951A (ja) * | 1983-12-12 | 1985-07-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61222236A (ja) * | 1985-03-28 | 1986-10-02 | Toshiba Corp | 半導体装置及びその製造方法 |
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| US5121175A (en) | 1992-06-09 |
| US5424237A (en) | 1995-06-13 |
| EP0317160A2 (en) | 1989-05-24 |
| EP0317160B1 (en) | 1994-01-19 |
| KR890008986A (ko) | 1989-07-13 |
| KR920006754B1 (ko) | 1992-08-17 |
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