JPS6182463A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS6182463A JPS6182463A JP59204894A JP20489484A JPS6182463A JP S6182463 A JPS6182463 A JP S6182463A JP 59204894 A JP59204894 A JP 59204894A JP 20489484 A JP20489484 A JP 20489484A JP S6182463 A JPS6182463 A JP S6182463A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- substrate
- capacitor
- memory device
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体メモリ装置に係わり、特にＭＯＳキャ
パシタに蓄積された電荷によって情報の保持を行なう１
トランジスタ／１キヤパシタのメモリセル構造をもつ半
導体メモリ装置に関する。
パシタに蓄積された電荷によって情報の保持を行なう１
トランジスタ／１キヤパシタのメモリセル構造をもつ半
導体メモリ装置に関する。
従来、ダイナミックＲＡＭ（以下Ｄ−ＲＡＭと略記する
）のメモリセルは、電荷を蓄積することにより情報を保
持するＭ ＯＳキャパシタと。
）のメモリセルは、電荷を蓄積することにより情報を保
持するＭ ＯＳキャパシタと。
その電荷をビット線とやりとりする際のスイッチトラン
ジスタ（ＭＯＳ）ランジスタ）とζ二より構成されてい
る。このようなり−ＲＡＭでは、素子の微細化に伴い１
つのメモリセルの面積が小さくなっており、キャパシタ
容量の低下が大きな問題となっている。そこで最近、基
板内に深く掘った溝の中にメモリセルのキャパシタを作
り込んだＣＣセルが考案されている。これは、溝の深さ
を調整することで原理的には蓄積竜荷をメモリセルサイ
ズに影響することなしに大きく出来るため、微細化に極
めて有効である、第３図にＣＣセル構造の断面を示す。
ジスタ（ＭＯＳ）ランジスタ）とζ二より構成されてい
る。このようなり−ＲＡＭでは、素子の微細化に伴い１
つのメモリセルの面積が小さくなっており、キャパシタ
容量の低下が大きな問題となっている。そこで最近、基
板内に深く掘った溝の中にメモリセルのキャパシタを作
り込んだＣＣセルが考案されている。これは、溝の深さ
を調整することで原理的には蓄積竜荷をメモリセルサイ
ズに影響することなしに大きく出来るため、微細化に極
めて有効である、第３図にＣＣセル構造の断面を示す。
各セル毎に１個ずつ溝が彫られ、この溝に埋め込まれた
１ｓｔポリ８ｉからなるプレート電極３１と、Ｐ基板３
０との間でキャパシタが構成されている。ＭＯＳ）ラン
ジスタは２ｎｄポリ８ｉからなるゲート３４ （３４８
，３４２）及びＮ 拡散層からなるソース・ドレインに
よって構成され、ドレイン側はビット線３５（二、ソー
ス側はＰ基板３０に接続されている、そして、書込み電
位は、１ｓｔポリＳｉ側ではなくＰ基板３゜側に蓄積さ
れていた。なお、蓄積される場所を第３図に破線で示す
。
１ｓｔポリ８ｉからなるプレート電極３１と、Ｐ基板３
０との間でキャパシタが構成されている。ＭＯＳ）ラン
ジスタは２ｎｄポリ８ｉからなるゲート３４ （３４８
，３４２）及びＮ 拡散層からなるソース・ドレインに
よって構成され、ドレイン側はビット線３５（二、ソー
ス側はＰ基板３０に接続されている、そして、書込み電
位は、１ｓｔポリＳｉ側ではなくＰ基板３゜側に蓄積さ
れていた。なお、蓄積される場所を第３図に破線で示す
。
しかしながら、この種のメモリ装置にあっては次のよう
な問題があった。即ち、Ｐ基板内に書込み電荷を蓄積す
る方法では、蓄積電荷をできるだけ大きくする（二はＰ
基板内に電荷を蓄積できる面積をできるだけ広くする必
要がある。
な問題があった。即ち、Ｐ基板内に書込み電荷を蓄積す
る方法では、蓄積電荷をできるだけ大きくする（二はＰ
基板内に電荷を蓄積できる面積をできるだけ広くする必
要がある。
このため、Ｐ基板内の電荷蓄積層から基板へのリーク（
図中矢印Ａで示す）、或いは蓄積層から別の蓄積層への
リーク（図中矢印Ｂで示す）が起こり易い。また、アル
ファ線のソフトエラー（図中矢印Ｃで示す）にも弱いと
いう問題があった。
図中矢印Ａで示す）、或いは蓄積層から別の蓄積層への
リーク（図中矢印Ｂで示す）が起こり易い。また、アル
ファ線のソフトエラー（図中矢印Ｃで示す）にも弱いと
いう問題があった。
これらの問題点はセルキャパシタを形成する溝の深さを
深くすることだけでは解決できない問題であり、これを
解決しなければ、高集積化Ｃ二は必須であるメモリセル
の微細化を達成することはできないのである。
深くすることだけでは解決できない問題であり、これを
解決しなければ、高集積化Ｃ二は必須であるメモリセル
の微細化を達成することはできないのである。
本発明の目的は、電荷蓄積層からのリークやソフトエラ
ーを防止することができ、信頼性を十分保障しなからＤ
−ＲＡＭメモリセルの微細化をはかり得る半導体メモリ
装置を提供することにある。
ーを防止することができ、信頼性を十分保障しなからＤ
−ＲＡＭメモリセルの微細化をはかり得る半導体メモリ
装置を提供することにある。
本発明の骨子は、薔込み電荷を導体側（例えば１ｓｔポ
リ５ｉ）（二蓄積し、基板側（或いはウェル）をプレー
トとすること（二ある。
リ５ｉ）（二蓄積し、基板側（或いはウェル）をプレー
トとすること（二ある。
即ち本発明は、１個のＭＯＳ）ランジスタと１個のキャ
パシタとからなるメモリセルを半導体基板上に複数個配
列してなる半導体メモリ装置において、前記ＭＯＳトラ
ンジスタのソース・ドレインの一方の端子をビット線に
接続し、他方の端子を拡散層を介して前記キャパシタの
一方の電極に接続し、上記キャパシタの他方の電極を前
記拡散層と逆導電型の半導体基板或いはウェルで形成し
、且つ前記キャパシタの一方の電極を前記各セル毎に半
導体基板表面（：彫られた溝の中に埋め込むようにした
ものである。
パシタとからなるメモリセルを半導体基板上に複数個配
列してなる半導体メモリ装置において、前記ＭＯＳトラ
ンジスタのソース・ドレインの一方の端子をビット線に
接続し、他方の端子を拡散層を介して前記キャパシタの
一方の電極に接続し、上記キャパシタの他方の電極を前
記拡散層と逆導電型の半導体基板或いはウェルで形成し
、且つ前記キャパシタの一方の電極を前記各セル毎に半
導体基板表面（：彫られた溝の中に埋め込むようにした
ものである。
本発明によれば、基板或いはウェル側をプレート電極に
しているので、次の■〜■に述べるような効果が得られ
る。
しているので、次の■〜■に述べるような効果が得られ
る。
■ 従来セルで基板側に書込み電荷を蓄積していたため
（：生じていた前記種々のリークが非常に少なくなり、
ソフトエラーに対しても強くなり、メモリセルの信頼性
が従来よりも格段に向上する。
（：生じていた前記種々のリークが非常に少なくなり、
ソフトエラーに対しても強くなり、メモリセルの信頼性
が従来よりも格段に向上する。
■ 本発明のセルでは溝を深く堀れば堀る程。
メモリセルの信頼性を低下させることなくキャパシタの
蓄積電荷を増加させることが出来るので、従来のメモリ
セルと比較して、同じセルサイズを考えた場合、′本発
明の方がセルデータに対して大きなＳＮ比をとることが
出来る。このため、電源マージンが増大し、製造コスト
が従来よりも安くなる。
蓄積電荷を増加させることが出来るので、従来のメモリ
セルと比較して、同じセルサイズを考えた場合、′本発
明の方がセルデータに対して大きなＳＮ比をとることが
出来る。このため、電源マージンが増大し、製造コスト
が従来よりも安くなる。
■ 従来のメモリセルと比較し、セルデータ（二対して
同じＳＮ比を考えた場合、同一デザインルールな用いて
もより小さなセルサイズにすることが出来る。これは、
従来よりもより小さなチップサイズ（一つながり、一つ
のクエへ当たりのグロスが増加するという意味で、製造
コストが従来よりも安くなるという効果につながる。
同じＳＮ比を考えた場合、同一デザインルールな用いて
もより小さなセルサイズにすることが出来る。これは、
従来よりもより小さなチップサイズ（一つながり、一つ
のクエへ当たりのグロスが増加するという意味で、製造
コストが従来よりも安くなるという効果につながる。
以下、本発明の詳細を図示の実施例によって説明する。
第１図は本発明の一実施例に係わる半導体メモリ装置の
メモリセル構造を示す平面図、第２図（ａｌは第１図の
矢視Ａ−Ａ断面図、同図（ｂｌは第１図の矢視Ｂ−Ｂ断
面図である。
メモリセル構造を示す平面図、第２図（ａｌは第１図の
矢視Ａ−Ａ断面図、同図（ｂｌは第１図の矢視Ｂ−Ｂ断
面図である。
Ｎ型８ｉ基板１０の表面に素子分離用絶縁膜が選択的（
二形成され、この絶縁膜によって分離された複数の素子
形成領域１１（１ノ１ｇ〜。
二形成され、この絶縁膜によって分離された複数の素子
形成領域１１（１ノ１ｇ〜。
１１６ ）が設けられている。これらの素子形成領域１
ノには１つのＭＯＳ）ランジスタ１２（１２□、〜、１
２゜）と１つのＭＯＳキャパシタ１ ｓ （Ｊ ｓｌ、
〜、１３゜）とからなるメモリセルが２個づつ配列され
ている。ここで、ＭＯＳ）ランジスタ１２はＰチャンネ
ルＭＯＳトランジスタによって形成されている。即ち、
２ｎｄポリ８ｉからなるワード線１４（１４ｍ。
ノには１つのＭＯＳ）ランジスタ１２（１２□、〜、１
２゜）と１つのＭＯＳキャパシタ１ ｓ （Ｊ ｓｌ、
〜、１３゜）とからなるメモリセルが２個づつ配列され
ている。ここで、ＭＯＳ）ランジスタ１２はＰチャンネ
ルＭＯＳトランジスタによって形成されている。即ち、
２ｎｄポリ８ｉからなるワード線１４（１４ｍ。
＋
〜、７４．）をゲート電極とし、Ｐ 拡散層をソース・
ドレインとして形成されている。そして、ＭＯＳ）ラン
ジスタ１２のドレイン側はＡ！からなるビット線Ｊ ５
（Ｊ ５．、〜，２５．）＋ に、ソース側はＰ 拡散層を介して１ｓｔポリＳｉから
なる電極２ノ（ｚＢ、〜、２１．）にそれぞれ接続され
ている。
ドレインとして形成されている。そして、ＭＯＳ）ラン
ジスタ１２のドレイン側はＡ！からなるビット線Ｊ ５
（Ｊ ５．、〜，２５．）＋ に、ソース側はＰ 拡散層を介して１ｓｔポリＳｉから
なる電極２ノ（ｚＢ、〜、２１．）にそれぞれ接続され
ている。
また、１ｓｔポリＳｉからなる電極２１は前記キャパシ
タ１３の一方の電極を形成し、キャパシタ１３の他方の
電極（プレート電極）は基板１０によって構成されてい
る。ここで、１ｓｔポリＳｉからなる電極２１は、前記
素子形成領域１１の表面に１つのセルに対し１個ずつ設
けられた溝にそれぞれ埋め込み形成されている。そして
、書込まれた電荷は１ｓｔポリＳｉ側に蓄積されるもの
となっている。
タ１３の一方の電極を形成し、キャパシタ１３の他方の
電極（プレート電極）は基板１０によって構成されてい
る。ここで、１ｓｔポリＳｉからなる電極２１は、前記
素子形成領域１１の表面に１つのセルに対し１個ずつ設
けられた溝にそれぞれ埋め込み形成されている。そして
、書込まれた電荷は１ｓｔポリＳｉ側に蓄積されるもの
となっている。
なお１図中２５はゲート酸化膜、２６はキャパシタ用絶
縁膜１．２７は素子分離用絶縁膜、２８は層間絶縁膜を
それぞれ示している。
縁膜１．２７は素子分離用絶縁膜、２８は層間絶縁膜を
それぞれ示している。
このような構成であれば、従来とは逆（：、１ｓｔポリ
Ｓｉ側に書込み電荷を蓄積しているため、基板１０への
書込み電荷のリークもなく、さらにアルファ線のソフト
エラー；：も強い。また、キャパシタ１３を構成する一
方の電極２１は、第２図から明らかなよう（；、基板１
０の表面に堀られた溝の中に埋め込まれており、隣のメ
モリセルとは絶縁膜２６及び基板１０で分離されている
。このため、従来−のような基板を介したある電荷蓄積
層から別の蓄積層へのリークも極めて少ない。従って、
従来問題になったメモリセルの信頼性低下を未然に防止
することができる。
Ｓｉ側に書込み電荷を蓄積しているため、基板１０への
書込み電荷のリークもなく、さらにアルファ線のソフト
エラー；：も強い。また、キャパシタ１３を構成する一
方の電極２１は、第２図から明らかなよう（；、基板１
０の表面に堀られた溝の中に埋め込まれており、隣のメ
モリセルとは絶縁膜２６及び基板１０で分離されている
。このため、従来−のような基板を介したある電荷蓄積
層から別の蓄積層へのリークも極めて少ない。従って、
従来問題になったメモリセルの信頼性低下を未然に防止
することができる。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記キャパシタの一方の電極としては、１
ｓｔポリＳｉに限らず、金属或いは金属シリサイドを用
いることができる。
い。例えば、前記キャパシタの一方の電極としては、１
ｓｔポリＳｉに限らず、金属或いは金属シリサイドを用
いることができる。
また、キャパシタの絶縁体として、酸化膜の他の高絶縁
体材料を用いてもよい。さらに、キャパシタの一方の電
極を埋め込む溝を、１つのセルに対し２個以上設けるこ
とも可能である。また、キャパシタのプレート電極とし
て、半導体基板の代わりにウェルを用いるようにしても
よい。さらに、半半導体基板−はウェルとしてＰ型を用
いることも可能である。その他、本発明の要旨を逸脱し
ない範囲で、種々変形して実施することができる。
体材料を用いてもよい。さらに、キャパシタの一方の電
極を埋め込む溝を、１つのセルに対し２個以上設けるこ
とも可能である。また、キャパシタのプレート電極とし
て、半導体基板の代わりにウェルを用いるようにしても
よい。さらに、半半導体基板−はウェルとしてＰ型を用
いることも可能である。その他、本発明の要旨を逸脱し
ない範囲で、種々変形して実施することができる。
第１図は本発明の一実施例に係わる半導体メモリ装置の
メモリセル構造を示す平面図、第２図（ａｌは第１図の
矢視Ａ−Ａ断面を示す図、第２図（ｂｌは第１図の矢視
Ｂ−Ｂ断１断金面す図、第３図は従来のメモリセル、（
特にＣＣセル）構造を示す断面図である。 １０・・・Ｎ型８ｉ基板（半導体基板）、１１゜１１１
、〜，１１゜・・・素子形成領域、１２．１２１゜〜、
１２９・・・ＭＯＳ）ランジスタ、１３゜１３８．〜，
１，３．ｊ・・ＭＯＳキャパシタ、１４゜１４２．〜，
１４．・・・ワード線、１５．１５□。 〜、１５．・・・ビット線、２１．２１に、〜。 ２ノ９・・・キャパシタ電極。
メモリセル構造を示す平面図、第２図（ａｌは第１図の
矢視Ａ−Ａ断面を示す図、第２図（ｂｌは第１図の矢視
Ｂ−Ｂ断１断金面す図、第３図は従来のメモリセル、（
特にＣＣセル）構造を示す断面図である。 １０・・・Ｎ型８ｉ基板（半導体基板）、１１゜１１１
、〜，１１゜・・・素子形成領域、１２．１２１゜〜、
１２９・・・ＭＯＳ）ランジスタ、１３゜１３８．〜，
１，３．ｊ・・ＭＯＳキャパシタ、１４゜１４２．〜，
１４．・・・ワード線、１５．１５□。 〜、１５．・・・ビット線、２１．２１に、〜。 ２ノ９・・・キャパシタ電極。
Claims (2)
- （１）１個のＭＯＳトランジスタと１個のキャパシタと
からなるメモリセルを半導体基板上に複数個配列してな
る半導体メモリ装置において、前記ＭＯＳトランジスタ
のソース・ドレインの一方の端子はビット線に接続され
、他方の端子は拡散層を介して前記キャパシタの一方の
電極に接続され、上記キヤパシタの他方の電極は前記拡
散層と逆導電型の半導体基板或いはウェルで形成され、
且つ前記キャパシタの一方の電極は前記各セル毎に半導
体基板表面に堀られた溝の中に埋め込まれていることを
特徴とする半導体メモリ装置。 - （２）前記キャパシタの一方の電極が埋め込まれる溝は
、１つのセルに対し１個形成されていることを特徴とす
る特許請求の範囲第１項記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204894A JPS6182463A (ja) | 1984-09-29 | 1984-09-29 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204894A JPS6182463A (ja) | 1984-09-29 | 1984-09-29 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6182463A true JPS6182463A (ja) | 1986-04-26 |
Family
ID=16498157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204894A Pending JPS6182463A (ja) | 1984-09-29 | 1984-09-29 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182463A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5121175A (en) * | 1987-11-14 | 1992-06-09 | Fujitsu Limited | Semiconductor device having a side wall film |
-
1984
- 1984-09-29 JP JP59204894A patent/JPS6182463A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5121175A (en) * | 1987-11-14 | 1992-06-09 | Fujitsu Limited | Semiconductor device having a side wall film |
| US5424237A (en) * | 1987-11-14 | 1995-06-13 | Fujitsu Limited | Method of producing semiconductor device having a side wall film |
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