JPS61216364A - 半導体装置 - Google Patents

半導体装置

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JPS61216364A
JPS61216364A JP60057416A JP5741685A JPS61216364A JP S61216364 A JPS61216364 A JP S61216364A JP 60057416 A JP60057416 A JP 60057416A JP 5741685 A JP5741685 A JP 5741685A JP S61216364 A JPS61216364 A JP S61216364A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、より詳しくは、ｎチャネル？１１
Ｓ　Ｉ−ランジスタにおいて、ホット・エレクトロン防
止のためゲート端より低濃度の砒素イオン（Ａｓ”）を
導入した後に、例えば絶縁膜でゲート電極の側部にサイ
ド・ウオールを形成し、このサイド・ウオールの端から
低濃度のりんイオン（Ｐ“）と高濃度のＡｓ＋を導入し
て形成したソース／ドレイン構造をもつ半導体装置に関
する。
〔従来の技術〕
素子の微細化に伴いに１５　ＦＦ１Ｔのゲート電極の長
さも微小化されてきているが、現在のところ素子の電源
電圧は一般に５νに保たれそれが低下せしめられ°る傾
向にはない。そのため特にＮチャンネルＨ１ｓ　ＦＢＴ
において、トランジスタのドレイン電界が従来より一層
高くなり、この高電界によって加速された電子の一部が
ゲート酸化膜に注入される（チャネル・ホット・エレク
トロン、ｃｈａｎｎｅｌｈｏｔ　ｅｌｅｃｔｒｏｎ）現
象や衝突電離の結果生じた電子の一部も注入される（ア
バランシェ・ホット・エレクトロン、ａｖａｌａｎｃｈ
ｅ　ｈｏｔ　ｅｌｅｃｔｒｏｎ）現象が発生し、素子の
経時的特性劣化を生ずる問題が知られている。
上記したホット・エレクトロン対策としては、従来、（
ａ）Ａｓ４とＰ＋の二重拡散ドレイン構造、（ｂｌ低濃
度拡散ドレイン（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａ
ｉｎ、　ＬＤＤ）構造が提案された。
Ａｓ４とＰ＋の二重拡散構造を第４図（ａ）の断面図ｉ
参照して説明すると、ｐ型半導体基板４１上には酸化膜
４２とゲート電極４３が形成されている。先ず、＾Ｓ＋
を次いでＰ＋をイオン注入し、活性化のためのアニール
を行ってｎ＋型層４４とｎ−型層４５とを作ったところ
、ホット・エレクトロンに対しては抑制効果があった。
なお、同図において、ＳとＤはソースとドレイン、Ｇは
ゲート電極を現す。
ＬＤＤ構造は第５図の断面図に示され、図において、５
１はｐ型半導体基板、５２はゲート酸化膜、５３はゲー
ト電極、５４はサイドウオール、５５と５６はＡｓ４の
イオン注入と活性化アニールによって形成されたｎ″″
型層とｎ＋型層をそれぞれ示す、この構造もまたホット
・エレクトロンに対して有効であることが判明した。
〔発明が解決しようとする問題点〕
第４図（ａ）に示した＾Ｓ＋とＰ＋の二重拡散構造にお
いて、活性化の後のアニールの後において、Ｐ＋の拡散
係数はＡｓ４の拡散係数に比してかなり大であるために
図示の如きｎ＋型層とｎ″″型層とが形成されたもので
ある。そして、Ａｓ４の拡散ではステップジャンクシラ
ン（階段接合）が形成され、従来は図に４６で示す部分
に電界が集中し、前記したホット・エレクトロンの問題
が発生したのである。ところで、ｎ−型層４５を設ける
ことによって電界は符号４７で示す部分に移り、しかも
Ｐ＋の拡散上はグレーデッド（ｇｒａｄａｄ）ジャンク
ション（傾斜接合）が形成されるので、°部分４７にお
ける電界集中は部分４６における電界集中に比べてかな
り緩和されたのである。
ここでチャネル長について考察すると、従来の部分４６
のエツジ（縁）部分の間に形成されたチャネルの長さＣ
１は二重拡散構造においては部分４７のエツジ部分の間
の長さＣ２に減少し、このような短チャネルをもったト
ランジスタは扱い方が難しくなる問題がある。更に、第
４図（ａ）の構造においては、ｎ−型層４５のＰ＋濃度
によってＦＢＴの特性が決定され、Ｐ＋の濃度が低いと
図に４８で示す抵抗が形成され、その結果、第４図（ａ
）の素子の等価回路図は同図（ｂ）に示される如くにな
り、素子のコンダクタンス（ｔＩｍ＞を上げられず、一
方Ｐ＋の濃度が高いときはソース・ドレイン耐圧が下が
る問題がある。
第５図に示したＬＤＤ構造においては、最初に低濃度の
Ａｓ４をイオン注入してｎ−型層５６を作ったものであ
り、不純物の拡散深さは不純物濃度の平方根によって決
められるため図示の構造が得られた。そして符号５７の
部分で発生するチャネル・ホット・エレクトロンに対し
ては有効であるが、高電界により基板の深いところ（図
に５８で示す）で発生した電子が加速されゲート酸化膜
に入るアバランシェ・ホット・エレクトロンに対しては
効果がないこと、加えて、二重拡散構造の場合と同様に
ｆＩｌｌが上がらない問題も解決されないことが問題と
なっている。
〔問題点を解決するための手段〕
本発明は上記問題点を解消した半導体装置を提供するも
ので、その手段は、ＭＩＳ　Ｆｔ！Ｔにおいて、そのソ
ース・ドレインが、ゲート電極の端よりソース・ドレイ
ン部に半導体基板と逆導電型の不純物を導入してなる第
１不純物層、上記ゲート電極端より、セルフ・アライン
により一定距離離れて形成された点よりソース・ドレイ
ン部に上記第１不純物層の不純物よりも拡散係数の大な
る基板と逆導電型の不純物を導入してなる第２不純物層
、上記点からソース・ドレイン部に上記第１と第２の不
に初層に比し高濃度でかつ第２不純物層の不純物よりも
拡散係数の小さい基板と逆導電型の不純物を導入してな
る第３不純物層とから成ることを特徴とする半導体装置
によってなされる。
〔作用〕
上記装置においては、Ｐ＋のイオン注入によって低濃度
の拡散層は傾斜接合になっているので電界集中が緩和さ
れてホット・エレクトロン対策として有効′であり、ソ
ース側の抵抗は２つの低濃度拡散層の抵抗を並列に接続
したと同じになって絶対的な抵抗が下がりトランジスタ
のむが上げられる。さらにＰ＋のイオン注入によって形
成された拡散層は前記の如くに傾斜接合になっているの
で、ソース／ドレイン部の空乏層が拡がり易くなりソー
ス／ドレイン部の容量が減少する。このため、高速動作
に有利となるのである。
〔実施例〕
以下、図面を参照して本発明実施例を詳細に説明する。
本発明実施例であるｎチャネルＭｉｓ　ＰＯＴの原理を
説明す、るための図は第１図（ａ）に断面図で示され、
同図において、１１はｐ型半導体基板（それはｐ型ウェ
ルであってもよい）、１２はｎ＋全型層１３はゲート電
極、１４は絶縁物で作られたサイドウオールζ１５は第
１のｎ−型層（ｒｚ″″層）、１６は第２のロー型層（
ｎｌ一層）、をそれぞれ示す。図示のＭＩＳ　ＰＥＴの
ソース／ドレインはゲート端Ａから拡散された低濃度の
ｎ１″″層と、サイドウオール端Ｂから不純物を導入し
てなる低濃度ｎ２″″層および高濃度　ｎ＋全型層から
成るものであって、従来例の場合と同様に電界集中はｎ
ｌ一層とｎｌ−層との重なった部分に発生し、ｎｌ一層
は傾斜接合になっているので、電界集中が緩和され、ホ
ットエレクトロンに対し未対策の例に比べ、特性劣化が
約２桁改善された。また、ｎｌ一層が傾斜接合になって
いるのでソース／ドレイン部の容量が減少し、素子の速
度が向上する。
ソース側の抵抗は、第１図（ａ）の素子の等価回路図で
ある同図（ｂｌに示される如く、ｎｌ一層とｆ’１２一
層とが併存することによって２つの抵抗が並列に接続さ
れた場合と同様になり抵抗が下がって、トランジスタの
ｆＩｌｌが向上する。
本発明の第１実施例を作る方法を第２図の断面図を参照
して説明する。
第２図（ａ）参照： ｐ型半導体基板（またはｐ型ウェル）　１１　（Ｎａｌ
＝１０１５〜１０”　ｃｔａ−３）にフィールド酸化膜
１２、ゲート酸化膜１３、Ｐ＋型のチャネルカット１４
を形成した後に、ＭＩＳ　）ランジスタ・ゲート電極（
以下ゲートという）１５を２０００〜５０００人の膜厚
に形成する。ゲートは、多結晶シリコン（ポリシリコン
）、高融点メタル、高融点メタルシリサイド、ポリサイ
ドのいずれかで作る。次いで、第１の低濃度のｎ−″型
層すなわちｎｌ″″層１６（第１の不純物層）を作るた
めに、Ａｓ＋を６θ〜１２０ＫｅＶの加速エネルギー、
ドーズ量Ｉ　Ｘ　１０　”　〜１×１０１５Ｃ１１″″
２　でイオン注入する。
第２図中）参照： 絶縁物を５００〜５０００人の膜厚に成長して絶縁物層
１７を形成する。絶縁物は、化学気相成長二酸化シリコ
ン（ＣＶＤ　５ｉ０２）　、窒化シリ：２７　（Ｓｉｉ
？Ｌｓ）、プラズマ５ｉ０２または５ｉ３Ｎ１１等のも
のとする。
次に、絶縁物がＣＶＯ・５ｉＯｚの場合は圧力０．１〜
０．２　Ｔｏ？ｒの下でＣＨＦ　３ガスまたはＣＨＦ　
３　＋　ＣＦ、１混合ガスを用いるリアクティブ・イオ
ン・エツチング（ｒｅａｃｔｉｖｅ　ｔｏｎ　ｅｔｃｈ
ｉｎｇ＋　ＲＩＥ　）によって絶縁物層１７を全面エツ
チングしてサイド・ウオール１７ａを作る。前記した絶
縁物の成長において、絶縁物は点線で示す如くに、すな
わちゲートの上方端部のまわりは各端部を中心に円を画
く場合の如くに成長し、ゲートの端部近くでは他の部分
よりも厚く成長しているので、スパッターしながら矢印
に示す如（削って行く異方性のＲＩＢにおいては、基板
とゲートの平坦部の上の絶縁物がすべて削られた時点で
サイド・ウオール１７ａが図示の如く残るのである。
第２図（０）参照： 第２の低濃度のｎ−型層すなわちｎｌ一層（第２の不純
物層）１８を作るため、Ｐ＋を６０〜８０にｅＶの加速
エネルギー、ドーズ量Ｉ　Ｘ　１０１３〜１×１０１５
’ｃｍ−’でイオン注入する。次いで、高濃度のｎ＋全
型層ｎ＋層）１９（第３の不純物層）を作るために、Ａ
ｓ”を６０〜１２０　ＫｅＶの加速エネルギー、ドーズ
量３　Ｘ　１０　’５〜５　ＸＩＯ１５ｃｍ−２でイオ
ン注入する。前記したサイド・ウオールの形成とその後
の不純物導入はセルフ・アライン技術で実施される利点
がある。
第２図（ｄ）参照： 活性化アニールを９００℃〜１１００℃の温度、不活性
ガス雰囲気中で行い、通常の電極形成工程で絶縁１１１
２０（ＰＳＧまたはＢＳＧを用いる）、ＡＩｌ電極２１
ａ、　２１ｂ、　２１ｃを形成する。
本発明の第２の実施例は第３図の断面図に示される工程
によって作る。なお第３図において、第２図に示した部
分と同じ部分は同一符号を付して表示する。
第３図（ａ）参照： ｐ型半導体基板（またはｐ型ウェル）　１１に第１の実
施例の場合と同様にフィールド酸化ＩＩＩ！１２、ゲー
ト酸化膜１３、ｐ型チャネルカット１４を形成する。
ゲート電極１５は２０００〜５０００人の１葵厚に、ま
た幅は太目に、すなわち１．５〜２．０μ−に第１の実
施例の場合と同じ材料で形成する。ゲート電極のパター
ニングには５００〜２０００人の膜厚の例えばマスク用
ＣＶＤ　５１０２１ｍ！２２を用い、パターニング後こ
の膜２２は図示の如く残しておく。低濃度ｎ２一層（第
２の不純物層）１８を作るためＰ＋を６０〜８０ＫｅＶ
の加速エネルギー、ドーズ量Ｉ　Ｘ　１０１３〜Ｉ　Ｘ
　１０　ｌ５ｃｍ＋−’でイオン注入する。更に、高濃
度ｎ＋層（第３の不純物層）１９を作るためＡＣを６０
〜１２０ＫｅＶの加速エネルギー、ドーズ量３　Ｘ　１
０１５〜５×１０１５ｃｍ″″２でイオン注入する。
第３図伽）参照： ゲート電極１５のサイドエツチングを行い、片側を１０
００〜４０００人それぞれ削りとる。このサイドエツチ
ングは、ゲート電極をポリシリコンで作った場合、Ｃｈ
　＋　０２　　（５％）のガスを用いるプラズマエツチ
ングで行う。
第３図（（＋）参照： マスク用（Ｄ　ＣＶＤ　５ｉ０２　ｍｌ！２２を除去し
、低濃度ｎ１−３１１６（第１の不純物層）を作るため
＾Ｓ÷を６０〜１２０にｉｅＶの加速エネルギー、ドー
ズ量１×１０１３〜Ｉ　ＸＩＯ”　ｃｓ−’でイオン注
入する。しかる後に、不活性ガス雰囲気中９００〜１１
００℃の温度で活性化アニールを行う。
第３図（ｄ）参照： 以下通常の電極形成工程で、ＰＳＧ（またはＢＳＧ　）
１１１２０、Ａｊ！電極２１ａ、　２１ｂ、　２１ｃを
形成する。
上記・の説明から理解される如く、第２の実施例におい
ては、第１と第２の不純物層を形成する順序が逆になっ
ている点と、サイド・ウオールの形成に代えてサイドエ
ツチングを行う点が異なる。
なお、サイド・エツチングとそれに続く不純物導入は第
１実施例の場合と同様セルファライン技術で行う。
〔発明の効果〕
以上説明したように本発明によれば、ホット・エレクト
ロン対策として未対策素子に比べ特性劣化が約２桁向上
され、ソース側の抵抗はｒｌｌ’″層とｎ２一層の存在
によって減少されトランジスタのむが向上され、ｎ２一
層が傾斜接合になっているのでソース／ドレイン部の空
乏層が拡がり易くなり、ソース／ビレ４フ部容量が減少
し素子の速度が向上する効果がある。
【図面の簡単な説明】
第１図（ａ）は本発明実施例の原理を示すための断面図
、同図伽）は（ａ）に示す素子の等価回路図、第２図と
第３図の（１１）ないしくｄ）はそれぞれ本発明の第１
と第２の実施例の工程を示す断面図、第４図（ａ）は従
来例の断面図、同図−）は（ＩＩ）に示す素子の等価回
路図、第５図は他の従来例の断面図である。 図中、１１はｐ型半導体基板、１２はフィールド酸化膜
、１３はゲート酸化膜、１４はｐ＋型チャネルカット、
１５はゲート電極、１６はｎ１″″層、１７は絶縁膜、
１７ａはサイド・ウオール、１８はｎ２一層、１９はｎ
＋層、２０は絶縁膜、２１ａ、　２１ｂ、　２１ｃはＡ
１電極、２２は？スフ用ＣＶＤ　５ｉＯ２３１！！、を
それぞれ示す。 第３図 １１４図 ｍ１５図

Claims (2)

    【特許請求の範囲】
  1. （１）ＭＩＳ　ＦＢＴにおいて、そのソース・ドレイン
    が、ゲート電極の端よりソース・ドレイン部に半導体基
    板と逆導電型の不純物を導入してなる第１不純物層、上
    記ゲート電極端より、セルフ・アラインにより一定距離
    離れて形成された点よりソース・ドレイン部に上記第１
    不純物層の不純物よりも拡散係数の大なる基板と逆導電
    型の不純物を導入してなる第２不純物層、上記点からソ
    ース・ドレイン部に上記第１と第２の不純物層に比し高
    濃度でかつ第２不純物層の不純物よりも拡散係数の小さ
    い基板と逆導電型の不純物を導入してなる第３不純物層
    とから成ることを特徴とする半導体装置。
  2. （２）上記第１不純物層と半導体基板とで形成される接
    合面と、上記第２不純物層と基板とで形成される接合面
    とが上記ゲート電極端近傍のソース・ドレイン端におい
    てほぼ接する構造をもつことを特徴とする特許請求の範
    囲第１項記載の半導体装置。
JP60057416A 1985-03-20 1985-03-20 半導体装置 Granted JPS61216364A (ja)

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Application Number Priority Date Filing Date Title
JP60057416A JPS61216364A (ja) 1985-03-20 1985-03-20 半導体装置
CA000503922A CA1246758A (en) 1985-03-20 1986-03-12 Field effect transistor with source and drain having three regions
EP86301835A EP0195607B1 (en) 1985-03-20 1986-03-13 Semiconductor device
DE8686301835T DE3667879D1 (de) 1985-03-20 1986-03-13 Halbleiteranordnung.
KR1019860001907A KR890004981B1 (ko) 1985-03-20 1986-03-15 반도체 장치
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US07/315,196 US4928163A (en) 1985-03-20 1989-02-27 Semiconductor device

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JP60057416A JPS61216364A (ja) 1985-03-20 1985-03-20 半導体装置

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JPS61216364A true JPS61216364A (ja) 1986-09-26
JPH053751B2 JPH053751B2 (ja) 1993-01-18

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US (1) US4928163A (ja)
EP (1) EP0195607B1 (ja)
JP (1) JPS61216364A (ja)
KR (1) KR890004981B1 (ja)
CA (1) CA1246758A (ja)
DE (1) DE3667879D1 (ja)
IE (1) IE57400B1 (ja)

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