KR890004981B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR890004981B1
KR890004981B1 KR1019860001907A KR860001907A KR890004981B1 KR 890004981 B1 KR890004981 B1 KR 890004981B1 KR 1019860001907 A KR1019860001907 A KR 1019860001907A KR 860001907 A KR860001907 A KR 860001907A KR 890004981 B1 KR890004981 B1 KR 890004981B1
Authority
KR
South Korea
Prior art keywords
impurity
semiconductor substrate
region
doped
semiconductor device
Prior art date
Application number
KR1019860001907A
Other languages
English (en)
Other versions
KR860007755A (ko
Inventor
도시히꼬 요시다
도루 이나바
Original Assignee
후지쓰가부시끼가이샤
야마모도 다꾸마
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쓰가부시끼가이샤, 야마모도 다꾸마 filed Critical 후지쓰가부시끼가이샤
Publication of KR860007755A publication Critical patent/KR860007755A/ko
Application granted granted Critical
Publication of KR890004981B1 publication Critical patent/KR890004981B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/90—MOSFET type gate sidewall insulating spacer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/913—Active solid-state devices, e.g. transistors, solid-state diodes with means to absorb or localize unwanted impurities or defects from semiconductors, e.g. heavy metal gettering

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

내용 없음.

Description

반도체 장치
제 1(a) 도는 DDD(Double Diffused Drain)구조의 종래예의 횡단면도.
제 1(b) 도는 제 1(a) 도의 등가회로도.
제 2 도는 LDD(Lightly Doped Drain)구조의 종래예의 횡단면도.
제 3 도는 다른 종래예의 횡단면도.
제 4 도는 남은 다른 종래예의 횡단면도.
제 5(a) 도는 본 발명에 따른 n채널 MIS FET의 예의 횡단면도.
제 5(b) 도는 제 5(a) 도의 등가회로도.
제 6(a) 도-제 6(d) 도와 제 7(a) 도-제 7(d) 도는 본 발명에 따른 두가지 제조공정을 설명하는 횡단면도이다.
본 발명은 반도체장치에 관한 것이다. 특히 불순물 도핑(doping)단계의 세가지 다른 형태로 형성된 세개 영역을 가지는 소오스, 드레인 영역이 다른 방법으로 장치 성능의 저하를 야기시키는 열전자의 발생을 방지하도록 형성된다.
반도체장치의 소형화로 MIS FET의 게이트 전극의 길이가 짧아졌다. 공급전압은 일반적으로 5V로 유지되고, 더 낮아지는 경향이 없다.
따라서 특히 n채널 MIS트랜지스터에 있어서, 드레인 전계는 종래 장치보다 더크고, 증가된 전계에 의하여 가속된 전자중 일부가 게이트절연막에 주입된다. 이는 채널 열전자현상으로 잘 알려져 있다. 더우기 충돌 이온화에 의하여 발생된 전자의 일부가 게이트절연막에 주입되고, MIS 트랜지스터의 특성을 변화시키며, 이는 애벌런치(avalanche)열전자 현상으로 잘 알려졌다.
열전자현상의 문제를 해결하기 위하여, 전계가 DDD구조에 집중되지 않으므로 이중확산 드레인(DDD)구조와 저농도 확산 드레인(LDD)구조가 제안되고, 따라서 열전자 현상이 감소되었다.
그러나 DDD구조에 있어서, 유효채널길이가 감소되고 따라서 펀치 드루(punch through)현상이 발생된다. 더우기 항복 전압 또는 상호 콘덕턴스(gm)의 저하의 문제가 야기된다.
반대로 비록 LDD구조는 채널 열전자 현상에 영향을 미치고, 전자가 게이트절연막을 통하여 게이트전극으로 이동하도록 고전계강도에 의하여 기판의 더 깊은 부분에서 발생된 전자가 가속되는 것은 애벌런치 열전자 현상에 조금도 영향을 주지 아니한다. 추가로, LDD구조에 있어서, 상호콘덕턴스의 저하도 발생한다. 따라서 본 발명의 목적은 반도체장치, 특히 MIS FET를 제공하는 것이고, 여기서 채널열전자와 애벌런치 열전자와 같은 현상이 감소된다.
본 발명의 다른 목적은 반도체 장치를 제공하는 것이고, 여기서 상호콘덕턴스(gm)는 그것에 관하여 개선된다.
본 발명에 따르면 반도체 기판에 형성된 반도체장치를 제공하고, 상기 반도체 기판상에 형성된 게이트전극과 상기 반도체 기판에 형성된 소오스와 드레인영역을 가지며, 여기서 소오스와 드레인영역이 게이트전극의 엣지에 인접된 부분에 형성된 반도체기판의 도전형태와 반대 도전형태의 불순물로 도핑된 첫번째 불순물영역, 첫번째 불순물영역하의 부분에 형성된 반도체 기판과 반대 도전형태의 불순물로 도핑된 두번째 불순영역이고 첫번째 불순물영역의 불순물의 확산계수보다 더 큰 확산계수를 가지는 두번째 불순물영역의 불순물 게이트전극의 엣지로부터 떨어져 있는 부분에서 형성된 반도체 기판과 반대의 도전형태의 불순물로 도핑된 세번째 불순물영역이고, 두번째 불순물영역의 확산계수보다 더 적은 확산계수를 가지는 두번째 불순물영역의 불순물을 포함한다.
발명의 다른 목적, 특징 및 장점이 첨부도면과 관련하여 다음의 상세한 설명으로 이해하게 될 것이다.
본 발명의 제안된 실시예를 설명하기전에 관련된 기술을 도면을 참고하여 더욱 상세히 설명하겠다.
제 1(a) 도는 DDD구조의 종래 실시의 횡단면도이다.
제 1(a) 도에 있어서, 절연막 2와 게이트전극 3이 P형 반도체 기판 1상에 제공된다. 기판 1에 있어서, n
Figure kpo00002
영역 4와 n
Figure kpo00003
영역 5는 도핑 예를들면 아세닉이온(As)와 인이온(P
Figure kpo00005
)에 의하여 형성되고 어닐닐이 뒤따른다. 인의 확산계수가 아세닉보다 특히 더 크므로, 이중 확산 드레인(DDD)영역, 즉 n
Figure kpo00006
영역(As
Figure kpo00007
)과 n
Figure kpo00008
영역(P
Figure kpo00009
)가 형성된다. DDD 구조가 형성되기전에 형성된 구조는 단지 n
Figure kpo00010
영역4만 가지고, 계단 접합이 형성되도록 여기에서 As
Figure kpo00011
가 확산된다. 따라서 종래 구조에 있어서, 전계는 계단 접합이 형성된 n
Figure kpo00012
영역4의 부분 6에 집중되었고, 이는 상기 언급된 바와같은 열전자 현상의 발생문제로 나타났다.
그러므로 n
Figure kpo00013
영역(P
Figure kpo00014
)5가 n
Figure kpo00015
영역4를 덮는 그러한 방법의 DDD구조의 상기 언급된 n
Figure kpo00016
영역(P
Figure kpo00017
)5를 형성함으로써 P
Figure kpo00018
전계의 확산에 의하여 형성된 경사접합이 n
Figure kpo00019
영역의 부분 7로 이동한다. 결과적으로 부분7의 전계 농도가 부분6과 비교하여 상당히 감소된다.
그러나 DDD구조는 제 1(a) 도에서 보여준 바와같이 n
Figure kpo00020
영역을 가지지 않는 종래 구조의 유효채널(DI)보다 더 짧은 유효채널길이를 갖는다. 결과적으로 DDD구조에 있어서, 펀치 드루 현상이 소오스와 드레인영역사이에 가끔 발생한다. 더우기 DDD구조에 있어서, FET의 특성이 n
Figure kpo00021
형 영역5의 P
Figure kpo00022
의 농도에 의하여 결정된다. P
Figure kpo00023
의 농도가 낮을때 제 1(a) 도에 참조숫자 8로 나타난 바와같이 기생 직렬저항이 발생된다.
제 1(a) 도에 나타난 장치의 등가회로는 제 1(b) 도에 나타나 있다. 따라서 그것은 P
Figure kpo00024
의 농도가 낮아질때, 장치의 상호 콘덕턴스(gm)가 증가될 수 없다는 것을 알수 있다.
반대로 P
Figure kpo00025
의 농도가 높아지면 항복전압이 더 낮아진다. 제 2 도를 참고하면, 저농도 확산 드레인(LDD)구조가 게이트절연막 2, 게이트전극 3, 측벽 10이 P형 반도체 기판 1상에 형성되어 나타나 있다. 기판 1에 As
Figure kpo00026
를 도핑시키고 다음 어닐링에 의하여 형성된 n
Figure kpo00027
영역 5와 n
Figure kpo00028
영역 4가 제공된다. n
Figure kpo00029
와 n
Figure kpo00030
영역의 형성공정에 있어서, 저 농도를 가지는 As
Figure kpo00031
가 n
Figure kpo00032
영역 5를 형성하도록 기판 1에 도핑되고, 고농도를 가지는 As
Figure kpo00033
가 n
Figure kpo00034
영역 4를 형성하도록 거기에 도핑된다. 도핑 불순물의 확산깊이 (xj)가 농도(C)의 제곱근에 의하여 정하여진다. 즉 Cαxj이고, 제 2 도에서 보여준 바와같은 LDD구조가 얻어진다. LDD구조는 제 2 도의 부분 11에서 채널 열전자의 발생을 방지할 수 있다. 그러나 LDD구조는 고전계 강도 때문에 기판 1의 더 깊은 부분 12에서 발생되고 게이트절연막 2를 통하여 게이트전극 3으로 이동하도록 가속된 애벌런치 열전자의 발생을 막을 수 없다. 더우기 상호 콘덕턴스(gm)의 저하는 DDD구조에서와 같이 발생한다.
제 3 도는 심사되지 않은 일본 특허공보(고까이)60-136376에 설명된 바와같은 반도체 장치를 나타낸다. 이 장치(히다찌 구조)는 소오스와 드레인 영역에 n
Figure kpo00035
영역 4, n1
Figure kpo00036
영역 5a, n2
Figure kpo00037
영역 5b를 갖는다. 각 영역은 여기에서 P
Figure kpo00038
가 마스크로서 게이트절연막 2상에 형성된 게이트전극 3의 다결정막을 사용하여 도우즈(dose)양 1×1012cm-2으로 도핑되고, SiO2의 측벽은 게이트전극의 3이 그 사이에 삽입되도록 형성되며, P
Figure kpo00039
가 마스트로서 측벽 10과 게이트전극 3을 사용하여 도우즈 양 1×1014cm-2으로 도핑되고, P
Figure kpo00040
도핑영역은 n1
Figure kpo00041
영역 5a(1×1012cm-2의 양으로 도핑된 P
Figure kpo00042
)와 n2
Figure kpo00043
영역 5b(1×1014cm-2의 향으로 도핑된 P
Figure kpo00044
)가 형성되도록 도핑된 P
Figure kpo00045
가 확산되는 동안 어닐링되며, As
Figure kpo00046
가 마스크로서 측벽 10과 게이트전극을 3을 사용하여 도우즈 양 5×1015cm-2으로 도핑되고, n
Figure kpo00047
영역4가 As
Figure kpo00048
도핑된 영역을 어닐링함으로써 형성되는 공정에 의하여 만들어진다.
n1
Figure kpo00049
영역 5a가 P
Figure kpo00050
를 도핑함으로써 형성되고, 기판에 큰 확산계수를 가지므로 n1
Figure kpo00051
영역 5a의 엣지들 사이의 거리 C3 즉 채널길이가 짧아지고, 상기 언급된 펀치 드루 현상이 발생한다. 더우기 DDD구조에 대하여 설명된 바와 같이 히다찌구조는 상호 콘덕턴스(gm)이 더 낮아지도록 확산된 n1
Figure kpo00052
영역 5a에 의한 저항으로 나타난다. 히다찌 구조의 결점은 장치가 더 작아질때 더 커진다.
제 4 도는 1985. 3. 14. -16.에 VLSI 기술 심포지움에서 설명된 반도체장치를 나타낸다. 이 장치(도시바 구조)도 세개영역, 즉 n1
Figure kpo00053
, n2
Figure kpo00054
와 ns영역을 갖는다.
각 영역은 P
Figure kpo00055
와 As
Figure kpo00056
가 마스크로서 게이트전극 3을 사용 도핑되고, P
Figure kpo00057
와 As
Figure kpo00058
도핑된 영역은 각각 n2
Figure kpo00059
영역 5b와 n1
Figure kpo00060
영역 5a를 형성하도록 어닐링되며, 측벽 10이 형성되고, As
Figure kpo00061
가 마스크로서 게이트전극 3과 측벽 10을 사용하여 도핑되며, 두번째 As
Figure kpo00062
도핑된 부분이 n
Figure kpo00063
영역 4를 형성하도록 어닐링되는 공정으로 만들어진다. n2
Figure kpo00064
영역이 P
Figure kpo00065
도핑된 부분을 어닐링함으로써 형성되므로 히다찌 구조에 대하여 설명된 바와같이 도시바 구조도펀치 드루 현상의 결점을 가지며 상호 콘덕턴스(gm)이 작아진다. 본 발명의 제안된 실시예를 지금 설명하겠다.
제 5(a) 도는 본 발명에 따른 n채널 MIS FET의 예를 설명하는 횡단면도를 나타낸다.
제 5(a) 도에서 보여준 바와같이 P형 반도체 기판 또는 형벽 11의 소오스(S)와 드레인(D)영역이 n1
Figure kpo00066
영역 15a n2
Figure kpo00067
영역 15b, n
Figure kpo00068
영역 14로 구성된다. 예를들어 SiO2의 절연막 2, 다결정실리콘의 게이트전극 3, 절연물질의 측벽 10이 반도체 기판 22상에 제공된다. n
Figure kpo00069
영역 15a는 게이트전극 3의 엣지 A의 외곽으로부터 저 농도를 가지는 불순물을 도핑함으로써 형성된다.
반대로 n2
Figure kpo00070
영역 15b와 n
Figure kpo00071
영역 14가 측벽 10의 엣지 B의 외곽으로부터 각각 낮고 높은 농도를 가지는 불순물을 도핑함으로써 형성된다. n2
Figure kpo00072
영역에 도핑된 불순물의 확산계수는 n1
Figure kpo00073
와 n영역에 도핑된 불순물보다 더 크다. 비록 전계가 n1
Figure kpo00074
영역 15a와 n2
Figure kpo00075
영역 15b에 의하여 겹쳐진 부분 13에 집중되더라도 전계강도는 n2
Figure kpo00076
영역의 경사 접합에 의하여 감소된다. 이는 열전자 현상을 피할 수 없었던 앞에 예와 비교하여 2배의 특성저하의 개선으로 나타난다. 더우기 n2
Figure kpo00077
영역의 경사접합을 가지므로 디플리션(depletion)막이 확장되고, 따라서 소오스와 드레인 영역의 스트레이(stray)캐퍼시턴스가 감소되며, 장치의 스위칭속도가 증가될 수 있다.
구조의 저항이 제 5(b) 도에 나타나 있다. 즉, 예를들면 n1
Figure kpo00078
와 n2
Figure kpo00079
영역에 의하여 발생된 소오스영역이 저항이 서로 병렬로 연결된 n1
Figure kpo00080
와 n2
Figure kpo00081
영역의 전체 저항이며 감소되고, 따라서 상호 콘덕턴스(gm)의 증가를 허용한다.
본 발명에 따른 실시예를 이루기 위한 공정을 각각 제 6(a)도-제 6(d) 도와 제 7(a) 도-제 7(d) 도를 참고하여 설명하겠다.
제 6(a) 도에 나타난 바와같이 P형 채널 커트(cut)영역 16, SiO2의 전계절연막 12, SiO2의 게이트절연막 2가 1015-1016cm-3의 불순물농도를 가지는 P형 반도체 기판상에 형성되고, 그 다음에 2000-5000Å의 두께를 가지는 게이트전극 3이 형성된다. 게이트전극은 3은 다결정 실리콘, 고용융점 금속 또는 고용융점 메탈실리사이드(metalsilicide) 등으로 만들어진다. 그 다음에 As
Figure kpo00082
는 첫번째 저농도 도핑된 n
Figure kpo00083
영역, 즉 n1
Figure kpo00084
영역 15a가 형성되도록 가속에너지 60-120KeV도우즈(dose)량 1×1013-1×1015cm-2으로 도핑된다.
다음에 제 6(b) 도에서 보여준 바와같이 500-5000Å의 두께를 가지는 절연막 17이 얻어진 구조상에 형성된다. 절연막이 화학기상증착(CVD)공정등에 의하여 얻어진 SiO2또는 Si3N4를 만들어진다.
다음에 DVD-SiO2의 절연막 17은 측벽 10a가 게이트전극 3을 삽입하는 방법으로 형성되도록 0.1-0.2토르의 압력하에 CHF3와 CF4의 혼합된 가스 혹은 CHF3가스를 사용하는 반응성 이온 에칭(RIE)공정에 의하여 전체적으로 제거된다.
다음에 제 6(c) 도에서 보여준 바와같이 As
Figure kpo00085
보다 더 큰 확산계수를 가지는 P
Figure kpo00086
가 두번째 저농도 도핑된 n
Figure kpo00087
영역, 즉 n2
Figure kpo00088
영역 15를 형성하도록 가속에너지 60-80KeV도우즈양 1×1013-1×1015cm-2으로 도핑되고 As
Figure kpo00089
는 강하고 도핑된 혹은 고농도 n
Figure kpo00090
영역 14를 형성하기 위하여 가속에너지 60-120KeV도우즈양 3×1015-5×1015cm-2으로 도핑된다. 다음에 얻어진 구조가 비활성 가스대기에서 900℃-1100℃의 열로 어닐링 된다.
n2
Figure kpo00091
영역은 n2
Figure kpo00092
영역과 기판 11사이에 형성된 경사 접합을 갖는다. n2
Figure kpo00093
영역 15b와 기판 11사이에형성된 경사 접합면이 n1
Figure kpo00094
영역 15a와 기판 11사이에 형성된 접합면과 실제로 접선방향으로 면을 형성한다.
다음에 제 6(d) 도에서 보여준 바와같이 인-실리케이트(silicate)유리(PSG), 붕소-실리케이트 유리(BSG)등의 절연막 20이 형성되고 알루미늄 소오스전극 21a알루미늄 게이트전극 21b, 알루미늄 드레인전극 21c가 일반공정에 의하여 형성된다. 따라서 본 발명의 첫번째 실시예가 제조된다.
본 발명이 두번째 실시예를 제작하기 위한 공정을 설명하겠다.
제 7(a) 도에서 보여준 바와같이 P형 채널 커트영역 16, 전계절연 12, 게이트절연막 2가 P형 반도체 기판 11상에 형성된다. 다음에 2000-5000Å의 두께가 상기 언급된 첫번째 실시예의 폭보다 긴 폭을 갖는 게이트 전극이 500-2000Å의 두께를 가지는 CVD SiO2의 마스크 22를 사용하여 형성된다.
케이트전극의 물질은 첫번째 실시예에서 사용된 것과 같다. 다음에 P
Figure kpo00095
가 저 농도 도핑된 n2
Figure kpo00096
영역 15b를 형성하도록 가속에너지 60-80KeV도우즈양 1×1013-1×1015cm-2으로 도핑된다.
다음에 As
Figure kpo00097
가 강하게 도핑된 또는 고농도의 n
Figure kpo00098
영역 14를 형성하도록 가속에너지 60-120KeV도우즈양 3×1015-5×1015으로 도핑된다.
다음에 제 7(b) 도에서 보여준 바와같이 게이트전극 3의 양측 엣지는 1000-4000Å의 폭이 각 측면으로부터 제거되도록 다결정 실리콘 게이트에 CF4와 O2(5%)의혼합된 가스를 사용하여 측면 플라즈가 에칭공정에 의하여 제거된다.
다음에 제 7(c) 도에서 보여준 바와같이 CVD SiO2의 마스크 22가 제거되고 저농도 n1
Figure kpo00099
, 영역 15a를 형성하기 위하여 가속에너지 60-120KeV도우즈양 1×1013-1×1015cm-2으로 As
Figure kpo00100
가 도핑된다. 그 다음에 어닐링공정이 불활성가스 대기에서 900℃-1100℃의 온도로 시행된다.
다음에 제 7(d) 도에 나타난 바와같이 절연막 20과 알루미늄 21a, 21b, 21c가 첫번째 실시예에서 언급된 바와 같이 형성된다.
따라서 본 발명에 두번째 실시예가 만들어진다.

Claims (9)

  1. 반도체 기판에 형성되고, 상기 반도체 기판상에 형성된 게이트전극(21b)과 상기 반도체 기판에 형성된 소오스와 드레인 영역을 가지는 반도체 장치에 있어서, 소오스와 드레인 영역이, 상기 게이트전극이 엣지에 인접하는 부분에 형성된 상기 반도체 기판의 도전형태에 반대 도전형태의 불순물로 도핑된 첫번째 불순물영역, 15a(ni), 상기 첫번째 불순물영역15a(n
    Figure kpo00101
    )아래의 부분에 형성된 상기 반도체 기판에 반대 도전형태의 불순물로 도핑된 두번째 불순물영역14(n
    Figure kpo00102
    )과, 상기 첫번째 불순물영역15a(ni)의 상기 불순물의 확산계수보다 더 큰 확산계수를 가지는 상기 두번째 불순물영역14(n
    Figure kpo00103
    )의 상기 불순물, 상기 게이트전극을 엣지로부터 떨어져 간격을 둔 부분에 형성된 상기 반도체 기판에 반대 도전 형태의 불순물로 도핑된 세번째 불순물영역 15b(n2
    Figure kpo00104
    )과, 상기 두번째 불순물영역14(n
    Figure kpo00105
    )의 확산계수보다 더 작은 확산계수를 가지는 상기 세번째 불순물영역15b(n2
    Figure kpo00106
    )의 상기 불순물과 상기 첫번째와 상기 두번째 불순물영역15a(ni)와 14(n
    Figure kpo00107
    )의 농도보다 더 높은 농도를 가지는 상기 세번째 불순물영역 15b(n2
    Figure kpo00108
    )을 가지는 것을 특징으로하는 반도체 장치.
  2. 청구범위 제 1 항에 있어서, 상기 첫번째 불순물이 아세닉(arsenic)인 반도체장치.
  3. 청구범위 제 2 항에 있어서, 아세닉 이온이 가속에너지 60-120KeV도우즈양 1×1013-1×1015cm-2으로 상기 반도체 기판에 주입되는 반도체 장치.
  4. 청구범위 제 1 항에 있어서, 상기 두번째 불순물이 인(P)인 반도체 장치.
  5. 청구범위 제 4 항에 있어서, 상기 인 이온이 가속에너지 60-80KeV도우즈양 1×1013-1×1015cm-2으로 반도체 기판에 도핑되는 반도체 기판.
  6. 청구범위 제 1 항에 있어서, 상기 세번째 불순물이 아세닉인 반도체 장치.
  7. 청구범위 제 6 항에 있어서, 상기 아세닉 이온이 가속에너지 60-120KeV도우즈양 3×1013-5×1015cm-2으로 상기 반도체 기판11에 도핑되는 반도체 장치.
  8. 청구범위 제 1 항에 있어서, 상기 게이트전극의 상기 엣지로부터의 상기 일정 거리가 상기 게이트전극을 샌드위치하는 측벽의 폭인 반도체 장치.
  9. 청구범위 제 1 항에 있어서, 상기 첫번째 불순물영역 15a(ni)과 상기 반도체기판11사이에 형성된 접합면이 상기 게이트전극의 상기 엣지에 인접하는 소오스와 드레인 영역의 엣지에서 상기 반도체 기판11과 상기 두번째 불순물영역14(n
    Figure kpo00109
    )사이에 형성된 접합면에 실제로 접선 방향인 반도체 장치.
KR1019860001907A 1985-03-20 1986-03-15 반도체 장치 KR890004981B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP60-057416 1985-03-20
JP60057416A JPS61216364A (ja) 1985-03-20 1985-03-20 半導体装置

Publications (2)

Publication Number Publication Date
KR860007755A KR860007755A (ko) 1986-10-17
KR890004981B1 true KR890004981B1 (ko) 1989-12-02

Family

ID=13055042

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019860001907A KR890004981B1 (ko) 1985-03-20 1986-03-15 반도체 장치

Country Status (7)

Country Link
US (1) US4928163A (ko)
EP (1) EP0195607B1 (ko)
JP (1) JPS61216364A (ko)
KR (1) KR890004981B1 (ko)
CA (1) CA1246758A (ko)
DE (1) DE3667879D1 (ko)
IE (1) IE57400B1 (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3728849C2 (de) * 1986-08-29 1995-07-13 Toshiba Kawasaki Kk MIS (Metallisolatorhalbleiter)-Halbleitervorrichtung und Verfahren zur Herstellung derselben
US4835740A (en) * 1986-12-26 1989-05-30 Kabushiki Kaisha Toshiba Floating gate type semiconductor memory device
JPH01129440A (ja) * 1987-11-14 1989-05-22 Fujitsu Ltd 半導体装置
GB2215515A (en) * 1988-03-14 1989-09-20 Philips Electronic Associated A lateral insulated gate field effect transistor and a method of manufacture
JPH0783122B2 (ja) * 1988-12-01 1995-09-06 富士電機株式会社 半導体装置の製造方法
US5012306A (en) * 1989-09-22 1991-04-30 Board Of Regents, The University Of Texas System Hot-carrier suppressed sub-micron MISFET device
US5281841A (en) * 1990-04-06 1994-01-25 U.S. Philips Corporation ESD protection element for CMOS integrated circuit
JPH0442579A (ja) * 1990-06-08 1992-02-13 Seiko Epson Corp 薄膜トランジスタ及び製造方法
US5234850A (en) * 1990-09-04 1993-08-10 Industrial Technology Research Institute Method of fabricating a nitride capped MOSFET for integrated circuits
JPH04206933A (ja) * 1990-11-30 1992-07-28 Nec Corp 半導体装置
US5424234A (en) * 1991-06-13 1995-06-13 Goldstar Electron Co., Ltd. Method of making oxide semiconductor field effect transistor
KR100274555B1 (ko) * 1991-06-26 2000-12-15 윌리엄 비. 켐플러 절연 게이트 전계 효과 트랜지스터 구조물 및 이의 제조 방법
JP3212150B2 (ja) * 1992-08-07 2001-09-25 株式会社日立製作所 半導体装置
JP2526476B2 (ja) * 1993-02-22 1996-08-21 日本電気株式会社 半導体装置の製造方法
WO1994027325A1 (en) * 1993-05-07 1994-11-24 Vlsi Technology, Inc. Integrated circuit structure and method
KR970701932A (ko) * 1995-01-17 1997-04-12 클라크 3세 존엠. 고전압 nmos 장치의 개선된 수행을 위한 연장된 드레인 영역에 인과 비소의 공통 주입(co-implantation of arsenic and phosphorus in extended drain region for improved performance of high voltage nmos device)
US6162668A (en) * 1996-03-07 2000-12-19 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor device having a lightly doped contact impurity region surrounding a highly doped contact impurity region
JP3772916B2 (ja) * 1996-03-07 2006-05-10 株式会社ルネサステクノロジ 半導体装置及びその製造方法
EP0966762A1 (en) * 1997-01-21 1999-12-29 Advanced Micro Devices, Inc. As/P HYBRID nLDD JUNCTION AND MEDIUM Vdd OPERATION FOR HIGH SPEED MICROPROCESSORS
US5912493A (en) * 1997-11-14 1999-06-15 Gardner; Mark I. Enhanced oxidation for spacer formation integrated with LDD implantation
JP3147847B2 (ja) * 1998-02-24 2001-03-19 日本電気株式会社 半導体装置及びその製造方法
JP3530410B2 (ja) 1999-02-09 2004-05-24 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP4408679B2 (ja) * 2003-10-09 2010-02-03 三洋電機株式会社 半導体装置の製造方法
KR100575333B1 (ko) * 2003-12-15 2006-05-02 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리소자의 제조방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5368581A (en) * 1976-12-01 1978-06-19 Hitachi Ltd Semiconductor device
JPS5787174A (en) * 1980-11-20 1982-05-31 Seiko Epson Corp Semiconductor integrated circuit device
JPS60136376A (ja) * 1983-12-26 1985-07-19 Hitachi Ltd 半導体装置の製造方法
JPS60198780A (ja) * 1984-03-21 1985-10-08 Seiko Instr & Electronics Ltd Ｍｏｓトランジスタ装置
JPS60234367A (ja) * 1984-05-07 1985-11-21 Hitachi Ltd Ｍｉｓ型電界効果トランジスタ
US4680603A (en) * 1985-04-12 1987-07-14 General Electric Company Graded extended drain concept for reduced hot electron effect

Also Published As

Publication number Publication date
KR860007755A (ko) 1986-10-17
EP0195607A3 (en) 1986-12-17
JPS61216364A (ja) 1986-09-26
EP0195607A2 (en) 1986-09-24
CA1246758A (en) 1988-12-13
IE860714L (en) 1986-09-20
DE3667879D1 (de) 1990-02-01
US4928163A (en) 1990-05-22
EP0195607B1 (en) 1989-12-27
JPH053751B2 (ko) 1993-01-18
IE57400B1 (en) 1992-08-26

Similar Documents

Publication Publication Date Title
KR890004981B1 (ko) 반도체 장치
US5510279A (en) Method of fabricating an asymmetric lightly doped drain transistor device
US6475887B1 (en) Method of manufacturing semiconductor device
US5436482A (en) MOSFET with assymetric lightly doped source-drain regions
US5583067A (en) Inverse T-gate semiconductor device with self-aligned punchthrough stops and method of fabrication
US5102815A (en) Method of fabricating a composite inverse T-gate metal oxide semiconductor device
US6064096A (en) Semiconductor LDD device having halo impurity regions
US4703551A (en) Process for forming LDD MOS/CMOS structures
EP0164449B1 (en) Process for producing a semiconductor integrated circuit device including a misfet
KR100221120B1 (ko) 반도체 장치의 제조 방법
US5097301A (en) Composite inverse T-gate metal oxide semiconductor device and method of fabrication
KR0137625B1 (ko) 매립 채널형 mos 트랜지스터 및 그 제조방법
JP2626681B2 (ja) Ｍｏｓ集積回路の形成方法
US5895238A (en) Doping technique for MOS devices
US6576521B1 (en) Method of forming semiconductor device with LDD structure
US5504024A (en) Method for fabricating MOS transistors
JPH07122657A (ja) 半導体メモリとその製法
JP3175973B2 (ja) 半導体装置およびその製造方法
JPH04259258A (ja) Ｍｉｓ電界効果形半導体装置の製造方法
US5215936A (en) Method of fabricating a semiconductor device having a lightly-doped drain structure
KR940010543B1 (ko) 모스 트랜지스터의 제조방법
JPS62120082A (ja) 半導体装置及びその製造方法
KR940006672B1 (ko) Mos트랜지스터의 제조방법
KR930011470B1 (ko) 이중 절연 스페이서를 사용한 다중 ldd 트랜지스터의 제조방법
KR950003936B1 (ko) 절연 게이트형 전계효과 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20031120

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee