JP2626681B2 - Ｍｏｓ集積回路の形成方法 - Google Patents
Ｍｏｓ集積回路の形成方法Info
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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Description
【発明の詳細な説明】 技術分野 この発明は装置のアクティブ領域を有する基板上にMO
S集積回路を形成する方法に関する。
S集積回路を形成する方法に関する。
背景技術 小さな領域に、より高密度なMOSモノリシック集積回
路を詰め込むに従い、様々な構造的、機能的問題が合わ
さり、デバイスの性能や製造上の歩留りを制限し、それ
によって達成可能な回路寸法や最大密度も制限されてき
た。
路を詰め込むに従い、様々な構造的、機能的問題が合わ
さり、デバイスの性能や製造上の歩留りを制限し、それ
によって達成可能な回路寸法や最大密度も制限されてき
た。
最も困難な問題は、総称してショートチャネル効果を
いうが、ゲート酸化膜や基板へのホットキャリアーの注
入、ソース・ドレイン間のパンチスルー、ブレークダウ
ン電圧の低下、インパクト・イオナイゼーションなどで
ある。例えば、ホットキャリアの注入においては、ドレ
インに隣接した狭い領域によって強電界が作られること
により、電子が永久にゲート酸化膜に注入され、その結
果として、デバイスのしきい値電圧をかえてしまうこと
になる。
いうが、ゲート酸化膜や基板へのホットキャリアーの注
入、ソース・ドレイン間のパンチスルー、ブレークダウ
ン電圧の低下、インパクト・イオナイゼーションなどで
ある。例えば、ホットキャリアの注入においては、ドレ
インに隣接した狭い領域によって強電界が作られること
により、電子が永久にゲート酸化膜に注入され、その結
果として、デバイスのしきい値電圧をかえてしまうこと
になる。
ショートチャネル効果に加え、ゲート電極部とソー
ス、ドレインが重なり合うことにより、ミラー・キャパ
シタンスと呼ばれる浮遊容量が発生し、その結果、高周
波応答性能や動作速度を落とす原因となる。VLSIモノリ
シック集積回路において、チャネル長やその他のデバイ
スの寸法が縮小されるに従い、ショートチャネル効果を
低減させ、高い相互コンダクタンス、高いブレークダウ
ン電圧、高速動作スピードそしてデバイス密度といった
トランジスタ特性を最適化する為のLDD構造といった新
しいデバイス構造が構成されてきている。
ス、ドレインが重なり合うことにより、ミラー・キャパ
シタンスと呼ばれる浮遊容量が発生し、その結果、高周
波応答性能や動作速度を落とす原因となる。VLSIモノリ
シック集積回路において、チャネル長やその他のデバイ
スの寸法が縮小されるに従い、ショートチャネル効果を
低減させ、高い相互コンダクタンス、高いブレークダウ
ン電圧、高速動作スピードそしてデバイス密度といった
トランジスタ特性を最適化する為のLDD構造といった新
しいデバイス構造が構成されてきている。
LDD構造はMOSFETチャネルとn+又はp+のソース及びド
レイン拡散との間に形成されたセルフアラインによるn-
又はp-領域であることが好ましい。
レイン拡散との間に形成されたセルフアラインによるn-
又はp-領域であることが好ましい。
双方向電流を使用する場合を除き、LDD構造はドレイ
ンのみにあればよく、ソースには必要ないが、余分なマ
スク工程を避けるために、通常ドレインとソースの両方
に形成される。LDD構造はドレイン・パンチオフ領域の
高電界をn-又はp-領域に分散させることによって、ブレ
ークダウン電圧を高め、インパクトイオニゼーション及
びホットエレクトロンの拡散を低減できる。
ンのみにあればよく、ソースには必要ないが、余分なマ
スク工程を避けるために、通常ドレインとソースの両方
に形成される。LDD構造はドレイン・パンチオフ領域の
高電界をn-又はp-領域に分散させることによって、ブレ
ークダウン電圧を高め、インパクトイオニゼーション及
びホットエレクトロンの拡散を低減できる。
オグラほかによる、”軽くドープされたドレインソー
ス（LDD）絶縁ゲート電界効果トランジスタ設計及び特
性”と称する論文（IEEE Transactions on Electron
Devices、Vol.ED−27、No.8、pp.1359−1367、August
1980）にLDDデバイスの設計及び特性が記載され、特
に適切な部分に、LDDFETの為の従来のプレーナシリコン
ゲート処理技術が記載されている。フィールド酸化膜及
びゲート酸化膜を形成した後、ポリゲートと酸化−窒化
マスクから積み上げられた大きめのゲートが形成され、
これが、ゲート酸化膜を通してソース、ドレインにn+又
はp+を打ち込むときのマスクとして使われる。ウェット
エッチング又はドライエッチングを適用し、最終の寸法
を得るため前記ゲートをアンダーカットした後、前記酸
化−窒化マスクが取り除かれ、n-の打ち込みによって、
チャネル、n+ソース・ドレイン拡散、及びLDDのセルフ
アライン領域が形成される。
ス（LDD）絶縁ゲート電界効果トランジスタ設計及び特
性”と称する論文（IEEE Transactions on Electron
Devices、Vol.ED−27、No.8、pp.1359−1367、August
1980）にLDDデバイスの設計及び特性が記載され、特
に適切な部分に、LDDFETの為の従来のプレーナシリコン
ゲート処理技術が記載されている。フィールド酸化膜及
びゲート酸化膜を形成した後、ポリゲートと酸化−窒化
マスクから積み上げられた大きめのゲートが形成され、
これが、ゲート酸化膜を通してソース、ドレインにn+又
はp+を打ち込むときのマスクとして使われる。ウェット
エッチング又はドライエッチングを適用し、最終の寸法
を得るため前記ゲートをアンダーカットした後、前記酸
化−窒化マスクが取り除かれ、n-の打ち込みによって、
チャネル、n+ソース・ドレイン拡散、及びLDDのセルフ
アライン領域が形成される。
米国特許第４、198、250には、二酸化シリコン・オー
バーハング・マスクを形成し、n+の打ち込み工程で、ゲ
ート酸化膜を通して、n-LDD構造の打ち込みプロセスを
開示している。化学的ウェット・アンダー・カッティン
グはマスク下のドープされたシリコンゲートを希望する
寸法に納めるために行われる為、前記酸化・オーバーハ
ング・マスク領域をウェット・アンダー・カッティング
によって決まり、n+ソース・ドレイン打ち込みが適用さ
れる。
バーハング・マスクを形成し、n+の打ち込み工程で、ゲ
ート酸化膜を通して、n-LDD構造の打ち込みプロセスを
開示している。化学的ウェット・アンダー・カッティン
グはマスク下のドープされたシリコンゲートを希望する
寸法に納めるために行われる為、前記酸化・オーバーハ
ング・マスク領域をウェット・アンダー・カッティング
によって決まり、n+ソース・ドレイン打ち込みが適用さ
れる。
n+打ち込み工程で、オーバーハング・マスクは部分的
にn+をブロックし、これによって、チャネルとn+ソース
・ドレイン領域とともにセルフアラインされた狭くかつ
軽くドープされたn-LDD領域が形成される。
にn+をブロックし、これによって、チャネルとn+ソース
・ドレイン領域とともにセルフアラインされた狭くかつ
軽くドープされたn-LDD領域が形成される。
発明の開示 この発明の目的は自己整列LDD（軽くドープされたド
レイン）構造を簡単な方法で形成するようにしたMOS集
積回路の形成方法を提供することである。
レイン）構造を簡単な方法で形成するようにしたMOS集
積回路の形成方法を提供することである。
従って、この発明によると、装置の活性領域を有する
基板上にMOS集積回路を形成する方法であって、装置の
活性領域の上に厚さ約150〜200ナノメートルのシリコン
層を形成し、前記シリコン層の上にソース及びドレイン
領域の端部境界を規定する端部境界を有するマスクを形
成し、前記シリコン層を貫通するように比較的高いエネ
ルギ注入ドーズを与えて前記ソース及びドレイン領域の
表面近接基板領域に比較的高いドープド注入を形成し、
前記マスクの存在下で前記シリコン層をエッチングして
前記マスクの端部境界の下に所定の距離だけ溝を作り選
ばれた横寸法を有するゲート電極となるようシリコンを
パターン化し、前記マスクを除去し、前記エネルギ注入
と同一の導電形の比較的低いエネルギ注入を前記構造に
与え前記ソース及びドレイン領域と自己整列された軽い
ドープド注入を形成し、熱サイクルを与え、前記注入さ
れたスピシーズを活性化し前記注入されたスピシーズを
ドライブ・インして前記ソース及びドレイン領域を形成
しそれに関連する軽いドープド領域を形成する各工程か
ら成るMOS集積回路の形成方法を提供する。
基板上にMOS集積回路を形成する方法であって、装置の
活性領域の上に厚さ約150〜200ナノメートルのシリコン
層を形成し、前記シリコン層の上にソース及びドレイン
領域の端部境界を規定する端部境界を有するマスクを形
成し、前記シリコン層を貫通するように比較的高いエネ
ルギ注入ドーズを与えて前記ソース及びドレイン領域の
表面近接基板領域に比較的高いドープド注入を形成し、
前記マスクの存在下で前記シリコン層をエッチングして
前記マスクの端部境界の下に所定の距離だけ溝を作り選
ばれた横寸法を有するゲート電極となるようシリコンを
パターン化し、前記マスクを除去し、前記エネルギ注入
と同一の導電形の比較的低いエネルギ注入を前記構造に
与え前記ソース及びドレイン領域と自己整列された軽い
ドープド注入を形成し、熱サイクルを与え、前記注入さ
れたスピシーズを活性化し前記注入されたスピシーズを
ドライブ・インして前記ソース及びドレイン領域を形成
しそれに関連する軽いドープド領域を形成する各工程か
ら成るMOS集積回路の形成方法を提供する。
図面の簡単な説明 次に、下記の添付図面を参照してその例によりこの発
明の実施例を説明する。
明の実施例を説明する。
第１図乃至第７図は、LDD構造（及び選択的な保護バ
ンド構造、側壁酸化物スペーサ及び自己整列コンタク
ト）を形成するシーケンスを例示した主な処理工程中順
次的にとったn-LDD MOSFETの模式的断面図である。
ンド構造、側壁酸化物スペーサ及び自己整列コンタク
ト）を形成するシーケンスを例示した主な処理工程中順
次的にとったn-LDD MOSFETの模式的断面図である。
第８図は異なる処理シーケンスの適切な処理工程を描
いた断面図である。
いた断面図である。
発明を実施するための最良の形態 第１図はこの発明の各工程の実施においてとられたNM
OS集積回路の前部分処理段の模式的断面図である。図を
簡単にするため、４つの図の各々はモノリシック集積回
路の単一MOS活性領域15を示すようにした。
OS集積回路の前部分処理段の模式的断面図である。図を
簡単にするため、４つの図の各々はモノリシック集積回
路の単一MOS活性領域15を示すようにした。
開始構造は典型的には約１〜20Ωcmの固有抵抗を有す
る＜100＞、p-形又はn-形（夫々n-チャンネル装置又はp
-チャンネル装置用）単結晶シリコン基板10から成る。
エピタキシャル材料も使用することができる。前部分処
理のこの段において、フィールド酸化物のような分離構
造が構造10に形成され、その後にゲート酸化物12の形成
及びフィールド及びチャンネル注入（図に示していな
い）が続く、基板の一部又は前部に凹部を形成するのが
好ましい。典型的に、フィールド酸化物11は約600〜850
ナノメートル厚であり、シリコン基板の熱酸化によって
形成される。ゲート酸化物12は約25〜75ナノメートル厚
でよく、シリコン基板の酸化によって形成することがで
きる。
る＜100＞、p-形又はn-形（夫々n-チャンネル装置又はp
-チャンネル装置用）単結晶シリコン基板10から成る。
エピタキシャル材料も使用することができる。前部分処
理のこの段において、フィールド酸化物のような分離構
造が構造10に形成され、その後にゲート酸化物12の形成
及びフィールド及びチャンネル注入（図に示していな
い）が続く、基板の一部又は前部に凹部を形成するのが
好ましい。典型的に、フィールド酸化物11は約600〜850
ナノメートル厚であり、シリコン基板の熱酸化によって
形成される。ゲート酸化物12は約25〜75ナノメートル厚
でよく、シリコン基板の酸化によって形成することがで
きる。
当業者は第１図の構造を提供するに必要な工程の実施
が容易であり、これら処理のパラメータ及び寸法、及び
以下に述べるパラメータ及び寸法などは例示のために与
えたものであり、希望する構造及びこの発明の範囲内に
おける変更を達成するため変更することができることは
当然である。
が容易であり、これら処理のパラメータ及び寸法、及び
以下に述べるパラメータ及び寸法などは例示のために与
えたものであり、希望する構造及びこの発明の範囲内に
おける変更を達成するため変更することができることは
当然である。
次に、第１図において、LPCVD処理（低圧化学蒸着）
及びSiH4ガス系を使用し、ゲート及びフィールド酸化物
構造の上に公称約150〜200ナノメートル厚に典型的には
燐ドープド多結晶シリコン或は、たぶんドープド・アモ
ルファス・シリコン13の薄い層をデポジットする。アモ
ルファス・シリコン層の使用は注入されたイオンのチャ
ンネル化の発生を減少し、ボロンの場合にも主に重要な
ソース／ドレイン領域に沿ったデポジットの浅い分布を
形成させることになる。次に、エッチング剤−及び注入
−マスク14をゲート電極位置の上に形成する。特に、マ
スクの横寸法はその側部16−16が大体n+又はp+ソース及
びドレイン領域を形成するその境界を規定するように選
ばれる。マスク14は従来のホトリソグラフ技術を使用し
てデポジットされ、輪郭形成されたホトレジスト層でよ
い。
及びSiH4ガス系を使用し、ゲート及びフィールド酸化物
構造の上に公称約150〜200ナノメートル厚に典型的には
燐ドープド多結晶シリコン或は、たぶんドープド・アモ
ルファス・シリコン13の薄い層をデポジットする。アモ
ルファス・シリコン層の使用は注入されたイオンのチャ
ンネル化の発生を減少し、ボロンの場合にも主に重要な
ソース／ドレイン領域に沿ったデポジットの浅い分布を
形成させることになる。次に、エッチング剤−及び注入
−マスク14をゲート電極位置の上に形成する。特に、マ
スクの横寸法はその側部16−16が大体n+又はp+ソース及
びドレイン領域を形成するその境界を規定するように選
ばれる。マスク14は従来のホトリソグラフ技術を使用し
てデポジットされ、輪郭形成されたホトレジスト層でよ
い。
後にパターン化されるゲート電極／導体の希望する厚
さはポリシリコン層13と同じくらいのデポジット厚を決
定する。異なった、より薄い厚さのシリコンでなければ
貫通しないｎ＋又はｐ＋ソース／ドレイン打ち込みの場
合は、ポリはマスク14の境界の外で希望する厚さまでエ
ッチされる。好ましくは直接ドライ・エッチング技術が
使用される。１つの適切な方法はC2ClF5/SF6ガス系を使
用するリアクティブ・イオン・エッチングである。その
結果生じた点線で示した層９の厚さは特定の注入方法に
より希望するソース／ドレイン・ドーピング輪郭に決定
される。
さはポリシリコン層13と同じくらいのデポジット厚を決
定する。異なった、より薄い厚さのシリコンでなければ
貫通しないｎ＋又はｐ＋ソース／ドレイン打ち込みの場
合は、ポリはマスク14の境界の外で希望する厚さまでエ
ッチされる。好ましくは直接ドライ・エッチング技術が
使用される。１つの適切な方法はC2ClF5/SF6ガス系を使
用するリアクティブ・イオン・エッチングである。その
結果生じた点線で示した層９の厚さは特定の注入方法に
より希望するソース／ドレイン・ドーピング輪郭に決定
される。
更に、第１図において、その構造はオーバサイズされ
たホトレジスト・マスク14の存在下でn+又はp+注入を受
け、ソース及びドレイン領域をデポジットされる。選ば
れた注入エネルギは砒素又は燐（又はボロン）イオンが
薄いシリコン層13（又は９）及びゲート酸化物12を貫通
して、一般に表面近接領域17と称する浅い基板10に埋め
られる程度に十分高いものである。注入ビーム電流は表
面近接領域17に重いドーピング・レベルを与えるように
選ばれる。n+又はp+ソース／ドレイン領域17の内部境界
はホトレジスト・マスク14の端部16−16によって精密に
整列される。
たホトレジスト・マスク14の存在下でn+又はp+注入を受
け、ソース及びドレイン領域をデポジットされる。選ば
れた注入エネルギは砒素又は燐（又はボロン）イオンが
薄いシリコン層13（又は９）及びゲート酸化物12を貫通
して、一般に表面近接領域17と称する浅い基板10に埋め
られる程度に十分高いものである。注入ビーム電流は表
面近接領域17に重いドーピング・レベルを与えるように
選ばれる。n+又はp+ソース／ドレイン領域17の内部境界
はホトレジスト・マスク14の端部16−16によって精密に
整列される。
例えば、200ナノメートル厚のシリコン層13形成のた
めに、80KeVのボロン注入エネルギ及びドーズ量5E15〜1
E16cm-2が40〜60ナノメートル深さの初期ジャンクショ
ンに約２×1019cm-5濃度のp+層17を提供する。同様に、
200ナノメートル・シリコン層形成のため、190KeV及び5
E15〜1E16cm-2の燐注入が約50ナノメートルの初期xjに
おいて約２×1019cm-3のn+層17を与える。
めに、80KeVのボロン注入エネルギ及びドーズ量5E15〜1
E16cm-2が40〜60ナノメートル深さの初期ジャンクショ
ンに約２×1019cm-5濃度のp+層17を提供する。同様に、
200ナノメートル・シリコン層形成のため、190KeV及び5
E15〜1E16cm-2の燐注入が約50ナノメートルの初期xjに
おいて約２×1019cm-3のn+層17を与える。
次に、第２図において、オーバサイズ・マスク14の存
在下でシリコン層13がエッチされ、マスクの境界外の層
13を除去し、マスクの下の所定の距離シリコンのアンダ
カットが続けられる。等方性処理又は等方性処理と異方
性処理との組合せが使用される。１つの適当な処理方法
としては、硝酸、フッ化水素酸及び酢酸の希釈濃度を使
用したウエット化学的エッチングがある。１つの適当な
ドライ・エッチングとしては、SF6ガス系を使用したリ
アクティブ・イオン・エッチングがある。これらのエッ
チング技術を使用してホトレジスト14を保持し、シリコ
ンの精密な輪郭を規定し、その間その下の酸化物12がエ
ッチング・バリヤとして作用してシリコン基板10を保護
する。大きさをきめる１例として、オーバサイズ・ホト
レジスト・マスク14が1.5マイクロメートル幅であり、
プラズマ・エッチング処理を使用して両側から0.2〜0.3
マイクロメートルだけシリコン層をオーバエッチ／アン
ダカットし、各ゲートの端部21をLDD領域18の内端と整
列させる。あるいは、シリコン層はマスク14の両側で約
0.4マイクロメートルだけオーバエッチ／アンダカット
されて、0.7マイクロメートル幅に形成され、その結果
生じた側部21−21はn+ソース／ドレイン領域間のチャン
ネルに対して行われる後のLDD注入を精密に位置決めす
るようにしたゲート電極19を提供する。
在下でシリコン層13がエッチされ、マスクの境界外の層
13を除去し、マスクの下の所定の距離シリコンのアンダ
カットが続けられる。等方性処理又は等方性処理と異方
性処理との組合せが使用される。１つの適当な処理方法
としては、硝酸、フッ化水素酸及び酢酸の希釈濃度を使
用したウエット化学的エッチングがある。１つの適当な
ドライ・エッチングとしては、SF6ガス系を使用したリ
アクティブ・イオン・エッチングがある。これらのエッ
チング技術を使用してホトレジスト14を保持し、シリコ
ンの精密な輪郭を規定し、その間その下の酸化物12がエ
ッチング・バリヤとして作用してシリコン基板10を保護
する。大きさをきめる１例として、オーバサイズ・ホト
レジスト・マスク14が1.5マイクロメートル幅であり、
プラズマ・エッチング処理を使用して両側から0.2〜0.3
マイクロメートルだけシリコン層をオーバエッチ／アン
ダカットし、各ゲートの端部21をLDD領域18の内端と整
列させる。あるいは、シリコン層はマスク14の両側で約
0.4マイクロメートルだけオーバエッチ／アンダカット
されて、0.7マイクロメートル幅に形成され、その結果
生じた側部21−21はn+ソース／ドレイン領域間のチャン
ネルに対して行われる後のLDD注入を精密に位置決めす
るようにしたゲート電極19を提供する。
第３図における次の工程は酸素プラズマ灰化、濃硫酸
及び過酸化水素を使用したウエット・ケミカル・レジス
ト・ストリップ、又は超音波アセトン・バスなどのよう
な種々の技術のどれかを使用してホトレジスト・マスク
14を除去することである。そこで、ゲート酸化物層12
は、LDD注入がゲート酸化物層によるより少いレベルの
部分的マスキングを要求するような場合、酸化物層の厚
さを制御するため、例えば、バッファード・フッ化水素
酸ウエット・エッチング剤などにより軽くエッチングす
ることができる。
及び過酸化水素を使用したウエット・ケミカル・レジス
ト・ストリップ、又は超音波アセトン・バスなどのよう
な種々の技術のどれかを使用してホトレジスト・マスク
14を除去することである。そこで、ゲート酸化物層12
は、LDD注入がゲート酸化物層によるより少いレベルの
部分的マスキングを要求するような場合、酸化物層の厚
さを制御するため、例えば、バッファード・フッ化水素
酸ウエット・エッチング剤などにより軽くエッチングす
ることができる。
更に、第３図の構造は低エネルギ・ブラケット注入
（30KeVの燐か又は70KeV及び5E13cm-2の砒素、又は20Ke
V及び5E13cm-2のボロン）を受けて、夫々n+又はp+ソー
ス及びドレイン不純物濃度領域17と自己整列したn-又は
p-LDD不純物濃度領域18と、ゲート電極の境界21−21に
よって規定された中央チャンネル領域23との形成を完了
する。
（30KeVの燐か又は70KeV及び5E13cm-2の砒素、又は20Ke
V及び5E13cm-2のボロン）を受けて、夫々n+又はp+ソー
ス及びドレイン不純物濃度領域17と自己整列したn-又は
p-LDD不純物濃度領域18と、ゲート電極の境界21−21に
よって規定された中央チャンネル領域23との形成を完了
する。
選択的に、5E13cm-2ドーズ及び低エネルギ（典型的に
は、50KeVのボロン又は75KeVの燐）の反対導電形注入を
行って、夫々n+又はp+ソース／ドレイン領域25及びゲー
ト電極19と自己整列した夫々n-又はp-LDD領域22につい
てp-又はn-ガード・バンド構造24（第４図）を形成す
る。領域25は対応するLDD領域22よりジャンクション厚
（アニール／ドライブ・インに続く）が深い。
は、50KeVのボロン又は75KeVの燐）の反対導電形注入を
行って、夫々n+又はp+ソース／ドレイン領域25及びゲー
ト電極19と自己整列した夫々n-又はp-LDD領域22につい
てp-又はn-ガード・バンド構造24（第４図）を形成す
る。領域25は対応するLDD領域22よりジャンクション厚
（アニール／ドライブ・インに続く）が深い。
第４図は、第３図の構造にアニール・サイクルを続行
して（例えば、900℃の窒素に0.5時間行う）、注入破損
をアニールし、注入された種を活性化し、希望するジャ
ンクション深さまですべての注入剤をドライブ・イン
し、最初アモルファス・シリコンが使用された場合ゲー
ド電極19層にシリコン結晶を形成する。上記の模範的状
態及びパラメータにおいて、その結果生じたn+及びp+ソ
ース／ドレイン・ジャンクション深さは0.2〜0.3マイク
ロメートルの範囲内にある。図に略示するよう、結果生
じたガード・バンド層24はLDD構造22よりわずか深く入
る。その結果、ガード・バンド構造は電界の線をチャン
ネルに延びないようにし、それによってより高い電界を
使用し、及び（又は）より装置寸法を小さくすることが
できる。換言すると、ガード・バンドは、ゲートの重複
を少くし又は増加せず、関連するミラー容量を同様にし
たままショート・チャンネル効果を抑制してLDD構造の
活動を強化する。初期に整列されたLDD領域は、アニー
ル・サイクル中、高くドープされた領域がなす範囲まで
拡散しないので、初期に軽くドープされたドレインの整
列はアニール及び（又は）他の高温処理中保存される。
して（例えば、900℃の窒素に0.5時間行う）、注入破損
をアニールし、注入された種を活性化し、希望するジャ
ンクション深さまですべての注入剤をドライブ・イン
し、最初アモルファス・シリコンが使用された場合ゲー
ド電極19層にシリコン結晶を形成する。上記の模範的状
態及びパラメータにおいて、その結果生じたn+及びp+ソ
ース／ドレイン・ジャンクション深さは0.2〜0.3マイク
ロメートルの範囲内にある。図に略示するよう、結果生
じたガード・バンド層24はLDD構造22よりわずか深く入
る。その結果、ガード・バンド構造は電界の線をチャン
ネルに延びないようにし、それによってより高い電界を
使用し、及び（又は）より装置寸法を小さくすることが
できる。換言すると、ガード・バンドは、ゲートの重複
を少くし又は増加せず、関連するミラー容量を同様にし
たままショート・チャンネル効果を抑制してLDD構造の
活動を強化する。初期に整列されたLDD領域は、アニー
ル・サイクル中、高くドープされた領域がなす範囲まで
拡散しないので、初期に軽くドープされたドレインの整
列はアニール及び（又は）他の高温処理中保存される。
その後の高温処理工程の使用は望むアニール、活性化
及びドライブ・イン作用を与えてアニール工程をおさえ
又は代えることに使用することができる。
及びドライブ・イン作用を与えてアニール工程をおさえ
又は代えることに使用することができる。
この処理は、又側壁誘導体構造の形成を含むことがで
きる。
きる。
第５図の側壁酸化を形成する好ましいシーケンスにお
いて、CVD二酸化シリコン層26は第４図の構造（マスク1
4の除去後、及びLDD及びガード・バンド注入及びアニー
ル工程の後）の上に適当にデポジットされる。使用に適
したCVDガス系はRFプラズマの作成下で又は作用なしに
大気圧又は低圧でシラン／酸素を使用する。典型的な層
26の厚さは約80〜100ナノメートルである。そこで、第
６図に示すように、酸化物層26はリアクティブ・イオン
・エッチング及び等しい部分C2F6（フレオン116）及びC
HF3のエッチング・ガス混合体のような直接的技術を使
用してエッチングされ、水平表面から酸化物を除去し、
80〜100ナノメートル厚の側壁スペーサ27−27をそのま
ま残す。もし、ソース／ドレイン及びLDD領域22,25によ
って規定された領域の表面がゲート酸化物12の残留物に
よってマスクされたままであると、エッチングの最終点
はシリコン・ゲート電極19の露出表面28に応じて行われ
るであろう。
いて、CVD二酸化シリコン層26は第４図の構造（マスク1
4の除去後、及びLDD及びガード・バンド注入及びアニー
ル工程の後）の上に適当にデポジットされる。使用に適
したCVDガス系はRFプラズマの作成下で又は作用なしに
大気圧又は低圧でシラン／酸素を使用する。典型的な層
26の厚さは約80〜100ナノメートルである。そこで、第
６図に示すように、酸化物層26はリアクティブ・イオン
・エッチング及び等しい部分C2F6（フレオン116）及びC
HF3のエッチング・ガス混合体のような直接的技術を使
用してエッチングされ、水平表面から酸化物を除去し、
80〜100ナノメートル厚の側壁スペーサ27−27をそのま
ま残す。もし、ソース／ドレイン及びLDD領域22,25によ
って規定された領域の表面がゲート酸化物12の残留物に
よってマスクされたままであると、エッチングの最終点
はシリコン・ゲート電極19の露出表面28に応じて行われ
るであろう。
この実施例の次の工程はシャント層29の選択的デポジ
ションによって完了する。それはシリコン電極19の表面
28に選択的にタングステンをデポジットするようなもの
がある。第７図において、標準処理が使用され、その下
の導体に対する中間層誘電体のコンタクトの形成及びコ
ンタクト・カットを介して導体をコンタクトする金属化
の形成及びパッシベーションなどを含み、FETモノリシ
ック集積回路を完成する。
ションによって完了する。それはシリコン電極19の表面
28に選択的にタングステンをデポジットするようなもの
がある。第７図において、標準処理が使用され、その下
の導体に対する中間層誘電体のコンタクトの形成及びコ
ンタクト・カットを介して導体をコンタクトする金属化
の形成及びパッシベーションなどを含み、FETモノリシ
ック集積回路を完成する。
ゲート電極又は接続間シリコン抵抗が重要な関係でな
ければ、薄いシリコン層の上に金属又はケイ化物シャン
ト層の使用を許すことができる。
ければ、薄いシリコン層の上に金属又はケイ化物シャン
ト層の使用を許すことができる。
この処理は、又CVDスペーサ27ではなく、側壁熱酸化
物スペーサ31を使用するよう容易に変えるとことができ
る。ここに、及び第１図に点線で示すように、シリコン
窒化物マスク層30がポリシリコン13の上及びホトレジス
ト・マスク14と一致してその下に形成される。典型的
に、窒化物マスクは化学的蒸着によってポリシリコンの
上に約40ナノメートル厚に形成され、その後エッチング
・マスクとしてレジスト・マスク14を使用してエッチン
グされる。その処理は第３図の説明同様に進められ、ホ
トレジスト・マスク14の除去、LDD注入及び第３図の選
択的ガード・バンド注入が行われる。第８図において、
注入アニール及び活性化の前に、この構造は酸化スチー
ム気中で比較的低い温度（典型的に850℃）で加熱され
る。これはゲート電極19の側壁に約200ナノメートル厚
の側壁酸化物スペーサ31を選択的に形成する。加えて、
熱酸化工程が注入アニール、すなわち部分的ドライブ・
イン及び注入されたn+及び（又は）p+領域の活性化を部
分的に行う。この構造は熱酸化及びその後のアニールの
後に第８図に示すようになる。
物スペーサ31を使用するよう容易に変えるとことができ
る。ここに、及び第１図に点線で示すように、シリコン
窒化物マスク層30がポリシリコン13の上及びホトレジス
ト・マスク14と一致してその下に形成される。典型的
に、窒化物マスクは化学的蒸着によってポリシリコンの
上に約40ナノメートル厚に形成され、その後エッチング
・マスクとしてレジスト・マスク14を使用してエッチン
グされる。その処理は第３図の説明同様に進められ、ホ
トレジスト・マスク14の除去、LDD注入及び第３図の選
択的ガード・バンド注入が行われる。第８図において、
注入アニール及び活性化の前に、この構造は酸化スチー
ム気中で比較的低い温度（典型的に850℃）で加熱され
る。これはゲート電極19の側壁に約200ナノメートル厚
の側壁酸化物スペーサ31を選択的に形成する。加えて、
熱酸化工程が注入アニール、すなわち部分的ドライブ・
イン及び注入されたn+及び（又は）p+領域の活性化を部
分的に行う。この構造は熱酸化及びその後のアニールの
後に第８図に示すようになる。
次に続くこの発明の工程はシリコン導体19の上にタン
グステンのシャント層29を前述のように選択的にデポジ
ットして完了する。第７図において、標準処理が使用さ
れ、モノリシックFET集積回路を完了する。側壁熱酸化
工程の後のどの高温処理工程及びアニールにおいてもこ
れら２つの工程を持つ組合わせで使用されn+又はp+ジャ
ンクションの深さを確立する。
グステンのシャント層29を前述のように選択的にデポジ
ットして完了する。第７図において、標準処理が使用さ
れ、モノリシックFET集積回路を完了する。側壁熱酸化
工程の後のどの高温処理工程及びアニールにおいてもこ
れら２つの工程を持つ組合わせで使用されn+又はp+ジャ
ンクションの深さを確立する。
上記のように、この方法は、通常初期シリコン・エッ
チング工程を省略し、薄いシリコン層を通して制御され
た浅い注入を提供し、軽いドーズのブランケット注入に
よって形成された軽くドープされたドレイン構造を使用
するため装置寸法を減少することができ、ミラー容量及
びショート・チャンネル効果の両方共減少した。更に、
薄いシリコン層を使用したボロン又はボロン支持種の制
御された注入は非常に広範な高いドーズのシリコン・ア
モルファス化注入シーケンスの必要性を略することがで
きる。そのアモルファス化注入シーケンスはボロン注入
及びアニールに関する高エネルギのシリコン・イオン前
アモルファス化工程を使用し、アニールすることなく高
いドーズ・ボロン注入を提供する。前述のように、この
方法はNMOS,PMOS及びCMOS構造及びそれらの延長に対し
て当然適用可能である。
チング工程を省略し、薄いシリコン層を通して制御され
た浅い注入を提供し、軽いドーズのブランケット注入に
よって形成された軽くドープされたドレイン構造を使用
するため装置寸法を減少することができ、ミラー容量及
びショート・チャンネル効果の両方共減少した。更に、
薄いシリコン層を使用したボロン又はボロン支持種の制
御された注入は非常に広範な高いドーズのシリコン・ア
モルファス化注入シーケンスの必要性を略することがで
きる。そのアモルファス化注入シーケンスはボロン注入
及びアニールに関する高エネルギのシリコン・イオン前
アモルファス化工程を使用し、アニールすることなく高
いドーズ・ボロン注入を提供する。前述のように、この
方法はNMOS,PMOS及びCMOS構造及びそれらの延長に対し
て当然適用可能である。
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 999999999 シンバイオス・ロジック・インコーポレ イテッド アメリカ合衆国 コロラド州 80525 フォート コリンズ ダンフィールド コート 2001 (72)発明者 ミラー，ゲイル ウイルバーン アメリカ合衆国 80906 コロラド コ ロラド スプリングス，ベツクウイズ ドライブ 140 (72)発明者 スルツク，ニコラス ジヨン アメリカ合衆国 87109 ニユーメキシ コ アルバカーキ，ルイジアナ ブール ヴアード エヌイー 7100 (72)発明者 マヘアーズ，ジヨージ アメリカ合衆国 80526 コロラド フ オート コリンズ，ズーニー サークル 655 (72)発明者 メツツ，ワーナー アダム ジユニア アメリカ合衆国 02072 マサチユーセ ツツ ストートン，テイー ストリート 57 (56)参考文献 特開 昭59−167067（ＪＰ，Ａ) 特開 昭60−193378（ＪＰ，Ａ)
Claims (1)
- 【請求項１】デバイスの活性領域を有する基板にMOS集
積回路を形成する方法であって、 前記デバイス活性領域上にゲート酸化膜（12）を形成
し、 前記ゲート酸化膜（12）の上に約150から200ナノメート
ルのシリコン層（13）を形成し、 ソース及びドレイン領域（25）の端部境界を規定するこ
ととなる端部境界（16）を有するマスク（14）を前記シ
リコン層（13）の上に形成し、 前記シリコン層（13）を貫通し、前記ソース及びドレイ
ン領域（25）に隣接した基板表面上（17）に重いドーピ
ングを設けるに十分な高エネルギー打ち込みをし、 前記マスク（14）の有る状態で、前記シリコン層（13）
をエッチングすることによって、前記マスク（14）の前
記端部境界（16）の下のシリコン層が事前に決められた
距離侵食され、シリコンを選択した側部寸法を持ったゲ
ート電極にパターン化し、前記マスク（14）を除去し、 前記ソース及びドレイン領域（25）そしてゲート電極
（19）とともにセルフアラインされた隣接した前記基板
表面上（17）に軽いドーピングを設ける為、前記高いエ
ネルギー打ち込みと同等の導伝型の前記高エネルギーと
比較して低いエネルギー打ち込みをし、 熱サイクルを加えて、打ち込み物質を活性化させ、ドラ
イブインさせ、前記ソース及びドレイン領域（25）そし
て軽くドープされた領域を形成する、複数の工程からな
るMOS集積回路の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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