JPS60245281A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60245281A JPS60245281A JP10218984A JP10218984A JPS60245281A JP S60245281 A JPS60245281 A JP S60245281A JP 10218984 A JP10218984 A JP 10218984A JP 10218984 A JP10218984 A JP 10218984A JP S60245281 A JPS60245281 A JP S60245281A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
座業上の利用分野
本発明は、半導体装置の製造方法に関し、特にホットキ
ャリアの発生を抑制する一Ｏ８型電界効果トランジスタ
（ＭＯ８Ｆｊｌ：Ｔ）の製造方法に関するものである。
ャリアの発生を抑制する一Ｏ８型電界効果トランジスタ
（ＭＯ８Ｆｊｌ：Ｔ）の製造方法に関するものである。
従来例の構成とその問題点
ホットキャリアの発生を抑制する構造としてＬ Ｄ Ｄ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造
のＭＯＳＦＥＴ（以下、ＬＤＤ−ＭＯＳＦＥＴという）
が提案されている。このＬ Ｄ Ｄ−ＩｉＯ８ＦＩ！：
Ｔの従来の製造方法を第１図（ａ）〜（ｄ）の工程流れ
図を参照して説明する。なお、第１図はＮチャンネル型
ＭＯ５Ｆ五Ｔの場合について示している。
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造
のＭＯＳＦＥＴ（以下、ＬＤＤ−ＭＯＳＦＥＴという）
が提案されている。このＬ Ｄ Ｄ−ＩｉＯ８ＦＩ！：
Ｔの従来の製造方法を第１図（ａ）〜（ｄ）の工程流れ
図を参照して説明する。なお、第１図はＮチャンネル型
ＭＯ５Ｆ五Ｔの場合について示している。
まず、第１図（ａ）に示すように、ｐ型シリコン基板１
上にゲート酸化膜２を形成し、次にリン２ドープした多
結晶シリコン膜を形成し、これをエツチングしてゲート
電極３を形成する。絖いて、酸化処理を施してゲート電
極３上に酸化膜４を形成した後、再び、全面に多結晶シ
リコン膜６を形成する。
上にゲート酸化膜２を形成し、次にリン２ドープした多
結晶シリコン膜を形成し、これをエツチングしてゲート
電極３を形成する。絖いて、酸化処理を施してゲート電
極３上に酸化膜４を形成した後、再び、全面に多結晶シ
リコン膜６を形成する。
次に第１図中）に示すように、層表部の多結晶シリコン
膜５に異方性エツチングｋｈＵしてゲート電極３の側部
に多結晶シリコン膜のサイドウオール６を形成する。就
いて、このサイドウオール６をマスクにして半導体基板
１中にヒ素を高濃度でイオン注入して高濃度不純物注入
層７を形成する。
膜５に異方性エツチングｋｈＵしてゲート電極３の側部
に多結晶シリコン膜のサイドウオール６を形成する。就
いて、このサイドウオール６をマスクにして半導体基板
１中にヒ素を高濃度でイオン注入して高濃度不純物注入
層７を形成する。
次にサイドウオール６を除去した後、ゲート電極３をマ
スクにして半導体基板１中に低濃度のリンをイオン注入
して低濃度不純物注入層８を形成する。第１図（Ｃ）は
リンのイオン注入後の状態を示している。
スクにして半導体基板１中に低濃度のリンをイオン注入
して低濃度不純物注入層８を形成する。第１図（Ｃ）は
リンのイオン注入後の状態を示している。
最後に第１図（ｄ）に示すように、シリコン基板１に熱
処理を施して、注入された不純物を活性化させてｎ −
ｎ 拡散層９を形成してＬＤＤ−ＭＯＳＦＥＴが完成す
る。
処理を施して、注入された不純物を活性化させてｎ −
ｎ 拡散層９を形成してＬＤＤ−ＭＯＳＦＥＴが完成す
る。
しかしながら、上記の製造方法では、多結晶シリコン膜
によるサイドウオール６を形成する際に。
によるサイドウオール６を形成する際に。
多結晶シリコン膜６を完全な異方性エツチングで除去す
るため、下地のシリコン基板やゲート電極にダメージが
入る恐れがあった。壕だ、プロセスが複雑なため、コス
トが高くなる欠点もあった。
るため、下地のシリコン基板やゲート電極にダメージが
入る恐れがあった。壕だ、プロセスが複雑なため、コス
トが高くなる欠点もあった。
発明の目的
本発明は」二記の欠点を除去するためになされたもので
、簡単なプロセスでＬＤＤ−ＭＯＳＦＥＴを製造するこ
とのできる半導体装置の製造方法を提供するものである
。
、簡単なプロセスでＬＤＤ−ＭＯＳＦＥＴを製造するこ
とのできる半導体装置の製造方法を提供するものである
。
発明の構成
本発明の半導体装置の製造方法は、−導電形の半導体基
板、Ｌにゲート絶縁膜を形成し、さらに同ゲート絶縁膜
の上に導電膜を形成した後、ドライエツチング法にて同
導電膜をエッチしてゲート電極を形成すると同時にエツ
チング条件を変化させて、エツチングガスによる反応生
成物を前記ゲート電極の側壁に形成し、同反応生成物を
マスクにして前記半導体基板中に不純物をイオン注入し
。
板、Ｌにゲート絶縁膜を形成し、さらに同ゲート絶縁膜
の上に導電膜を形成した後、ドライエツチング法にて同
導電膜をエッチしてゲート電極を形成すると同時にエツ
チング条件を変化させて、エツチングガスによる反応生
成物を前記ゲート電極の側壁に形成し、同反応生成物を
マスクにして前記半導体基板中に不純物をイオン注入し
。
さらに前記反応生成物を除去した後、前記ゲート電極を
マスクにして前記半導体基板中に再度不純物をイオン注
入し、ついで、前記それぞれの工程で注入した不純物を
活性化させてＭＯ３型電界効果トランジスタのソース及
びドレイン領域を形成するものであシ、これにより、１
回目のイオン注入に高濃度の不純物ケ、２回目のイオン
注入に低−濃度の不純物を注入するだけでＬｌ）Ｄ−Ｍ
ＯＳＦＥＴが簡単に製造できる。
マスクにして前記半導体基板中に再度不純物をイオン注
入し、ついで、前記それぞれの工程で注入した不純物を
活性化させてＭＯ３型電界効果トランジスタのソース及
びドレイン領域を形成するものであシ、これにより、１
回目のイオン注入に高濃度の不純物ケ、２回目のイオン
注入に低−濃度の不純物を注入するだけでＬｌ）Ｄ−Ｍ
ＯＳＦＥＴが簡単に製造できる。
実施例の説明
以下に、Ｎチャンネル型ＬＤＤ−ＭＯＳＦＥＴの製作に
本発明を適用した場合を、第２図（ａ）〜山の工程流れ
図を参照して詳しく説明する。
本発明を適用した場合を、第２図（ａ）〜山の工程流れ
図を参照して詳しく説明する。
まず、第２図（ａ）で示すようにｐ型シリコン基板１１
に熱酸化を施して膜厚約３００人のゲート酸°化膜１２
を形成し１次にＧＶＤ法で膜厚約４０００人の多結晶シ
リコン膜１３を形成し熱拡散によって約１０６Ｉｎ の
リンをドープした後、エツチングマスクのフォトレジス
ト１４を形成する。
に熱酸化を施して膜厚約３００人のゲート酸°化膜１２
を形成し１次にＧＶＤ法で膜厚約４０００人の多結晶シ
リコン膜１３を形成し熱拡散によって約１０６Ｉｎ の
リンをドープした後、エツチングマスクのフォトレジス
ト１４を形成する。
次に、フォトレジスト１４をマスクにして多結晶シリコ
ン膜１３を光励起エツチング法でエツチングしてゲート
電極１６を形成する。仁の時、エツチングガスとしてＧ
１１２とＳｉ （ＣＲ２）４の混合ガスを用い、励起用
光源としてエキシマレーザ（Ｘｓ−ＣＺ 、波長：３０
８ｎｍ ）ｆ１４４いｋ。エッチ７グ１時のガス圧力と
多結晶シリコン膜のエツチング速度２及びガス圧力と反
応生成物の成長速度の関係を第３図に示す。本実施１／
ｌ」の場合、捷ず、第３図の横軸のＡ点で示すガス圧力
条件で多結晶シリコン膜１４を異方性エッチし、ついで
、ガス圧力ｉＢ点の条件に変えて、ゲート電極１６の側
壁に反応生成物のサイドウオ−ル１６’ｔ−約０．３μ
ｍの幅に形成する。なお、このガス圧力条件下では、平
坦部はエツチングと反応物の生成とがほとんど平衡し、
側壁部にのみ生成物が付着する。その後、サイドウオー
ル１６をマスクにしてヒ素イオンを加速エネルギ１００
ＫｅＶ、ドーズ量４Ｘ１０（ｍの条件でシリコン基板１
１に注入して高濃度不純物注入層１７を形成する。
ン膜１３を光励起エツチング法でエツチングしてゲート
電極１６を形成する。仁の時、エツチングガスとしてＧ
１１２とＳｉ （ＣＲ２）４の混合ガスを用い、励起用
光源としてエキシマレーザ（Ｘｓ−ＣＺ 、波長：３０
８ｎｍ ）ｆ１４４いｋ。エッチ７グ１時のガス圧力と
多結晶シリコン膜のエツチング速度２及びガス圧力と反
応生成物の成長速度の関係を第３図に示す。本実施１／
ｌ」の場合、捷ず、第３図の横軸のＡ点で示すガス圧力
条件で多結晶シリコン膜１４を異方性エッチし、ついで
、ガス圧力ｉＢ点の条件に変えて、ゲート電極１６の側
壁に反応生成物のサイドウオ−ル１６’ｔ−約０．３μ
ｍの幅に形成する。なお、このガス圧力条件下では、平
坦部はエツチングと反応物の生成とがほとんど平衡し、
側壁部にのみ生成物が付着する。その後、サイドウオー
ル１６をマスクにしてヒ素イオンを加速エネルギ１００
ＫｅＶ、ドーズ量４Ｘ１０（ｍの条件でシリコン基板１
１に注入して高濃度不純物注入層１７を形成する。
次に第ｓ図（ｃ）に示したように、フォトレジスト１４
とサイドウオール１６を除去した後、ゲート電極１５を
マスクにしてリンイオンを加速エネルギ８０ Ｋ８Ｖ
、ドーズ量１×１ｏＣｗＬ の条件で７リコン基板１１
に注入して低濃度不純物注入層１８を形成する。
とサイドウオール１６を除去した後、ゲート電極１５を
マスクにしてリンイオンを加速エネルギ８０ Ｋ８Ｖ
、ドーズ量１×１ｏＣｗＬ の条件で７リコン基板１１
に注入して低濃度不純物注入層１８を形成する。
最後に、シリコン基板１１にチノ素雰囲気中で１０００
°Ｃ１６分１ｒｉ１の熱処理を施して不純物を活性化さ
せ、第２図（ｄ）に示したようなｎ−ｎ 拡散層１９を
ノース、ドレインとするＬＤＤ−ＭＯＳＦＥＴが完成す
る。
°Ｃ１６分１ｒｉ１の熱処理を施して不純物を活性化さ
せ、第２図（ｄ）に示したようなｎ−ｎ 拡散層１９を
ノース、ドレインとするＬＤＤ−ＭＯＳＦＥＴが完成す
る。
発明の効果
本発明の半導体装置の製造方法によれば、エツチング装
置内でゲート電極とサイドウオールの形成が同時にでき
るので、たとえばＬ Ｄ Ｄ −Ｍ ＯＳ Ｆ Ｅ Ｔ
の製造工程が簡略化され、製造コストが大幅に低減され
る効果を有する。
置内でゲート電極とサイドウオールの形成が同時にでき
るので、たとえばＬ Ｄ Ｄ −Ｍ ＯＳ Ｆ Ｅ Ｔ
の製造工程が簡略化され、製造コストが大幅に低減され
る効果を有する。
第１図（ａ） −（ｄ）はＬｐＤ−ＭＯＳＦＥＴの従来
の製造方法を示す工程断面図、第２図（ａ）〜（ｄ）は
本発明によりＬＤＤ−ＭＯＳＦＥＴを形成する状態を説
明するだめの工程断面図、第３図はガス圧力と多結晶シ
リラン膜のエツチング速度及びガス圧力と反応生成物の
成長速度の関係を示す図である。 １１・・・・ｐ型シリコン基板、１２ ・・・ゲート酸
化膜−１３’−・ゲート電極となる多結晶シリコン膜、
１４ ・ フォトレジスト、１６ ・・・・ゲート電極
、１６・・・サイドウオール（反応生成物）、１７ ・
高濃度不純物注入層、１８・・低濃度不純物注入層、１
９−ｎ −ｎ＋型型数散層代理人の氏名 弁理士 中
尾 敏 男 ほか１名２．７′・１図 ：’：２図
の製造方法を示す工程断面図、第２図（ａ）〜（ｄ）は
本発明によりＬＤＤ−ＭＯＳＦＥＴを形成する状態を説
明するだめの工程断面図、第３図はガス圧力と多結晶シ
リラン膜のエツチング速度及びガス圧力と反応生成物の
成長速度の関係を示す図である。 １１・・・・ｐ型シリコン基板、１２ ・・・ゲート酸
化膜−１３’−・ゲート電極となる多結晶シリコン膜、
１４ ・ フォトレジスト、１６ ・・・・ゲート電極
、１６・・・サイドウオール（反応生成物）、１７ ・
高濃度不純物注入層、１８・・低濃度不純物注入層、１
９−ｎ −ｎ＋型型数散層代理人の氏名 弁理士 中
尾 敏 男 ほか１名２．７′・１図 ：’：２図
Claims (1)
- 一導電形の半導体基板上にゲート絶縁膜を形成し、さら
に同ゲート絶縁膜の上に導電膜を形成した後、ドライエ
ツチング法にて同導電膜をエッチしてゲート電極を形成
する工程、エツチングガスによる反応生成物を前記ゲー
ト電極の側壁にのみ形成する工程、同反応生成物をマス
クにして前記半導体基板中に不純物をイオン注入する第
１イオン注入工程、前記反応生成物を除去した後、前記
ゲート電極をマスクにして前記半導体基板中に再度不純
物をイオン注入する第２イオン注入工程、ついで、前記
各イオン注入工程で注入した不純物を活性化させてＭＯ
８型電界効果トランジスタのソース及びドレイン領域を
形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10218984A JPS60245281A (ja) | 1984-05-21 | 1984-05-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10218984A JPS60245281A (ja) | 1984-05-21 | 1984-05-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60245281A true JPS60245281A (ja) | 1985-12-05 |
Family
ID=14320715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10218984A Pending JPS60245281A (ja) | 1984-05-21 | 1984-05-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60245281A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4682404A (en) * | 1986-10-23 | 1987-07-28 | Ncr Corporation | MOSFET process using implantation through silicon |
| EP0459770A2 (en) * | 1990-05-31 | 1991-12-04 | Canon Kabushiki Kaisha | Method for producing a semiconductor device with gate structure |
-
1984
- 1984-05-21 JP JP10218984A patent/JPS60245281A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4682404A (en) * | 1986-10-23 | 1987-07-28 | Ncr Corporation | MOSFET process using implantation through silicon |
| EP0459770A2 (en) * | 1990-05-31 | 1991-12-04 | Canon Kabushiki Kaisha | Method for producing a semiconductor device with gate structure |
| EP0459770A3 (en) * | 1990-05-31 | 1992-01-22 | Canon Kabushiki Kaisha | Semiconductor device with gate structure and method for producing the same |
| US5599741A (en) * | 1990-05-31 | 1997-02-04 | Cannon Kabushiki Kaisha | Method for making semiconductor device with metal deposited on electron donating surface of gate electrode |
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