KR930011470B1 - 이중 절연 스페이서를 사용한 다중 ldd 트랜지스터의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 LDD 구조를 갖는 트랜지스터의 단면도.
제2도는 본 발명의 일실시예에 따른 다중 LDD 구조를 갖는 트랜지스터의 제조공정도이다.
제3도는 본 발명의 다른 실시예에 따른 다중 LDD 구조를 갖는 트랜지스터의 제조공정도이다.
* 도면의 주요부분에 대한 부호의 설명
10, 30 : 반도체 기판 11, 21 : 게이트 절연막
12, 22 : 게이트 13, 33 : 제1소오스 영역
14, 24 : 제1드레인 영역 15 : 제1절연막
16, 39 : 제1스페이서 17, 36 : 제2소오스 영역
18, 37 : 제2드레인 영역 19, 38 : 제2절연막
20, 40 : 제2스페이서 21, 41 : 제3소오스 영역
22, 42 : 제3드레인 영역
본 발명은 이중 절연 스페이서를 사용한 다중 LDD 트랜지스터의 제조방법에 관한 것으로서, 더욱 상세하게는 이중 절연 스페이서를 사용하여 다중의 LDD를 형성하여 줌으로써 기존의 LDD 트랜지스터보다 드레인 전류를 증가시키고, 기판 전류를 감소시켜 단채널 효과를 개선시킬 수 있는 이중 절연 스페이서를 사용한 다중 LDD 트랜지스터의 제조방법에 관한 것이다.
일반적인 모스 트랜지스터는 반도체 기판에 반대 도전형을 갖는 불순물을 주입하여 형성한 소오스, 드레인 영역 및 기판상에 게이트 산화막과 게이트가 형성된 구조를 갖는다.
상기한 모스 트랜지스터는 반도체 집적회로의 기술이 발전함에 따라 채널 길이가 서브 마이크론(sub micron)으로 줄어들면서 드레인 영역의 끝부분에 강한 전기장이 유기되어 채널 및 캐리어(channel hot carrier)에 의한 임펙트 이온화(impact ionozation) 현상이 심하게 유발되고 있다.
이로 인하여 발생된 정공이 큰 기판 전류를 형성하고, 전자가 트랜지스터의 게이트 절연막에 트랩핑(trapping) 되거나, 게이트 절연막과 실리콘 기판의 경계면에 트랩이 형성됨으로써, 트랜지스터의 신뢰도에 심각한 영향을 미치게 되었다.
상기한 문제점을 보완하기 위하여 제1도와 같은 구조를 갖는 LDD 트랜지스터가 제안되었다.
제1도에 도시한 바와 같은 LDD 트랜지스터를 제조하는 종래의 방법을 살펴보면 다음과 같다.
먼저 반도체 기판(1)상에 게이트 산화막(2)을 형성하고, 그위에 게이트(3)을 형성한다. 게이트(3)를 마스크로 하여 기판과 반대 도전형을 갖는 저농도의 불순물을 저에너지로 이온주입하여 저농도의 제1소오스, 드레인 영역(4), (5)을 형성하고, 기판 전면에 걸쳐 저압화학증착법(LPCVD)으로 산화막을 침적시킨 후 식각하여 게이트(3)의 측벽에 절연 스페이서(6)를 형성한다.
그 다음, 상기 제1소오스, 드레인 영역(4), (5)을 형성하기 위한 이온주입공정시 주입된 불순물과 동일 도전형의 불순물을 상기 스페이서(6)를 마스크로 하여 이온주입하여 고농도의 제2소오스, 드레인 영역(7), (8)을 형성하면 LDD 구조의 트랜지스터를 제조한다.
상기한 종래의 방법에 의하면, 저농도의 소오스, 드레인 영역(4), (5)을 형성한 다음 게이트(3)의 측벽에 스페이서(6)를 형성하고, 이 스페이서(6)를 마스크로 하여 고농도의 소오스, 드레인 영역(7), (8)을 형성하여 LDD 트랜지스터를 제조하기 때문에 드레인 영역의 끝부분에서의 전기장을 감소시켜 임팩트 이온화현상을 감소시킬 수가 있다.
그러나, 상기한 방법으로 제조된 종래의 LDD 트랜지스터는 펀치 스루(punch-through) 현상이 발생하기 쉽고, 또한 채널의 길이가 하프 마이크론(half micron) 이하로 줄어들면서 단채널 효과가 심하게 발생되는 문제점이 있다.
또한, 게이트 산화막의 두께가 점점 얇아지고, 게이트의 길이가 점점 짧아짐에 따라 게이트-프린징 필드(Gate-fringing field)가 증가하는 문제점이 있다.
본 발명의 목적은 상기한 종래 기술의 문제점을 해결하기 위한 것으로서, 이중 절연 스페이서를 사용하여 LDD 구조보다 더 낮은 저농도의 소오스, 드레인 영역을 형성하여 단채널 효과를 개선할 수 있는 이중 절연 스페이서를 사용한 다중 LDD 트랜지스터의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 제1절연막으로서 고유전율을 갖는 질화막을 사용하여 게이트의 프린징 필드(gate-frining field)에 의한 드레인 영역의 끝부분에서의 평행 전기장을 감소시키고, 소오스, 드레인 영역의 기생저항을 감소시켜 구동능력을 향상시킬 수 있는 이중 절연 스페이서를 사용한 다중 LDD 트랜지스터의 제조방법을 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명은, 제1도전형의 반도체 기판(10)의 주표면상에 게이트 절연막(11)과 게이트(12)를 형성하는 제1공정과, 상기 게이트(12)를 마스크로 하여 제2도전형의 제1농도를 갖는 불순물을 이온주입하여 제1소오스, 드레인 영역(13), (14)을 형성하는 제2공정과, 기판 전면에 걸쳐 제1절연막(15)을 도포한 다음 식각하여 제1스페이서(16)를 형성하는 제3공정과, 상기 제1스페이서를 마스크로 하여 제2도전형의 제2농도를 갖는 불순물을 이온주입하여 제2소오스, 드레인 영역(17), (18)을 형성하는 제4공정과, 기판 전면에 걸쳐 제2절연막(19)을 도포한 다음 식각하여 제2스페이서(20)를 형성하는 제5공정과, 상기 제2스페이서(20)를 마스크로 하여 제2도전형의 제3농도를 갖는 불순물을 이온주입하여 제3소오스, 드레인 영역(21), (22)을 형성하는 제6공정을 구비하고, 상기 농도관계는 제1농도＜제2농도＜제3농도 분포인 것을 특징으로 하는 이중 절연 스페이서를 사용한 다중 LDD 트랜지스터의 제조방법을 제공한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 상세히 설명한다.
제2a도 내지 2e도는 본 발명 실시예에 따른 이중 절연 스페이서를 사용한 다중 LDD 트랜지스터의 제조 공정도이다. 제2a도를 참조하면, 먼저 제1도전형의 반도체 기판(10)상에 100Å 정도의 게이트 절연막(11)을 형성시키고, 게이트 산화막(11)의 상부에 게이트(12)를 형성한다. 이어서, 30keV 정도의 에너지로 제1농도를 1×1013ions/㎠ 정도의 낮은 저농도의 제2도전형의 불순물을 게이트(12)를 마스크로 하여 이온주입하고, 확산시켜 제1소오스, 드레인 영역(13), (14)을 형성한다.
상기 반도체 기판(10)이 P형 기판인 경우에 제1소오스, 드레인 영역(13), (14)을 형성하기 위하여 이온주입되는 불순물은 비소(As) 또는 인(P)이온이 된다.
이때, 게이트(12)는 N형이나 P형 모스 트랜지스터에 관계없이 폴리실리콘, 금속 또는 금속 실리사이드중의 어느 하나 혹은 이들중 둘 이상의 조합으로 사용할 수 있다.
제2b도를 참조하면, 기판 전면에 걸쳐 스페이서 형성용 제1절연막(15)으로 질화막을 저압화학증착법(LPCVD)으로 500Å 내지 1500Å 정도의 두께로 침적시킨다.
스페이서 형성용 제1절연막으로 상기한 질화막 이외에 고유전율을 갖는 절연막을 사용할 수도 있다.
제2c도는 제1스페이서를 형성한 다음 제2소오스, 드레인 영역을 형성하는 공정을 도시한 것이다.
먼저, 상기 공정에서 형성된 스페이서 형성용 제1절연막(15)을 식각하여 제1스페이서(16)를 형성한다. 그 다음, 40keV 정도의 에너지로 제2농도를 3 내지 5×1013ions/㎠ 정도의 불순물을 이온주입한 다음 확산시켜 제2소오스, 드레인 영역(17), (18)을 형성한다. 그리고 제2농도의 크기는 제1농도보다 높다. 2차 이온주입되는 불순물을 1차로 이온주입된 불순물과는 동일 도전형을 갖으며, 기판과는 반대 도전형을 갖는다.
제2d도를 참조하면, 기판 전면에 걸쳐 스페이서 형성용 제2절연막(19)으로 산화막을 저압화학증착법으로 500Å 내지 1500Å 정도의 두께로 침적시킨다.
스페이서 형성용 제2절연막(19)으로 상기 산화막 이외에 질화막 또는 고유전율을 갖는 절연막을 사용할 수도 있다.
제2e도는 제2스페이서를 형성한 다음 제3소오스, 드레인 영역을 형성하기 위한 공정을 도시한 것이다.
먼저, 상기 공정에서 형성된 제2절연막(19)을 식각하여 제2스페이서(20)를 형성하고, 제2스페이서(20)를 마스크로 하여 30 내지 50keV 정도의 에너지로 제3농도 즉, 1×1015ions/㎠ 정도의 불순물을 3차로 이온주입한 다음 확산시켜 제3소오스, 드레인 영역(21), (22)을 형성한다.
이때, 3차로 이온주입되는 불순물은 상기한 1차 및 2차 이온주입시의 불순물과 동일 도전형을 가지며, 제2농도보다 높은 농도분포를 갖는다.
상기한 3단계의 공정에 걸쳐 형성되는 소오스, 드레인 영역에 있어서, P형 모스 트랜지스터의 경우에 제1소오스, 드레인 영역(13), (14)은 제2소오스, 드레인 영역(17), (18)보다 낮은 N-소오스, 드레인 영역이고, 제2소오스, 드레인 영역(17), (18)은 저농도의 N-소오스, 드레인 영역이며, 제3소오스, 드레인 영역(21), (23)은 고농도의 N+소오스, 드레인 영역이다.
그 다음 상기 주입된 불순물 이온들을 활성화시키기 위한 열처리 공정을 통상의 방법으로 진행시킨다. 상기 열처리 공정으로 불순물 이온들이 활성화되어 모스 트랜지스터의 각각 3단계의 드레인(13), (17), (21)과 소오스(14), (18), (22) 영역이 형성된다.
다중 LDD 구조의 P형 모스 트랜지스터를 제조하는 경우에는, 상기 제2a도 내지 제2e도에 걸친 공정중 이온주입공정에서 주입되는 불순물로 비소 또는 인이온 대신에 붕소(B) 또는 이불화 붕수(BF2) 이온을 주입한다.
제3a도 내지 제3d도는 본 발명의 다른 실시예에 따른 이중 절연 스페이서를 사용한 다중 LDD 트랜지스터의 제조 공정도이다.
제3a도를 참조하면, 제2a도에 도시되어 있는 바와 같이 제1도전형의 반도체 기판(31)상에 게이트 절연막(31)과 게이트(32)를 형성하고, 상기 게이트(32)를 마스크로 하여 제2도전형의 제1농도분포를 갖는 불순물을 이온주입하여 제1소오스, 드레인 영역(33), (34)을 형성한다.
제3b도를 참조하면, 기판 전면에 걸쳐 스페이서 형성용 제1절연막(35)으로 질화막을 100Å 내지 1000Å의 두께로 저압증착법으로 침적시키거나, 열적 질화방법으로 성장시킨다.
스페이서 형성용 제1절연막으로 질화막 대신에 고유전율을 갖는 절연막을 사용할 수도 있다.
그 다음, 상기 스페이서 형성용 박막의 절연막(35)을 식각하지 않은 상태에서 제2도전형의 제2농도 분포를 갖는 불순물을 60 내지 80keV 에너지로 3 내지 6×1013ions/㎠ 정도 이온주입한 후, 확산시켜 제2소오스, 드레인 영역(36), (37)을 형성한다.
제3c도를 참조하면, 기판 전면에 걸쳐 스페이서 형성용 제2절연막(38)으로 산화막을 저압증착법으로 500Å 내지 1500Å 정도의 두께로 침적시킨다.
제3d도를 참조하면, 상기 공정에서 형성된 스페이서 형성용 제2 및 제1절연막(38), (35)을 순차적으로 식각하여 제1 및 제2스페이서(39), (40)를 형성하는데, 먼저 제2절연막(38)인 산화막을 비등방성 이온식각법으로 식각하여 제1스페이서(39)를 형성하고, 그 다음 제1스페이서(39)를 마스크로 하여 제1절연막(35)인 절화막(35)을 식각하여 제2스페이서(40)를 형성한다.
마지막으로, 상기 제1 및 제2스페이서(39), (40)를 마스크로 하여 30 내지 50keV 에너지로 1×1015ions/㎠ 정도의 제2도전형의 제3농도 분포를 갖는 불순물을 이온주입하고, 확산시켜 제3소오스, 드레인 영역(41), (42)을 형성한다.
상기한 바와 같이 본 발명의 제조방법으로 제작된 다중 LDD 구조의 트랜지스터는 기존 LDD 구조의 트랜지스터 보다 드레인 전류를 증가시키고 기판 전류를 감소시킬 수 있으며 단채널 효과를 개선시킴으로써 성능 좋은 트랜지스터를 얻을 수 있는 이점이 있다.
Claims (7)
- 제1도전형의 반도체 기판(10)의 주표면상에 게이트 절연막(11)과 게이트(12)를 형성하는 제1공정과, 상기 게이트(12)를 마스크로 하여 제2도전형의 제1농도를 갖는 불순물을 이온주입하여 제1소오스, 드레인 영역(13), (14)을 형성하는 제2공정과, 기판 전면에 걸쳐 제1절연막(15)을 도포한 다음 식각하여 제1스페이서(16)를 형성하는 제3공정과, 상기 제1스페이서를 마스크로 하여 제2도전형의 제2농도를 갖는 불순물을 이온주입하여 제2소오스, 드레인 영역(17), (18)을 형성하는 제4공정과, 기판 전면에 걸쳐 제2절연막(19)을 도포한 다음 식각하여 제2스페이서(20)를 형성하는 제5공정과, 상기 제2스페이서(20)를 마스크로 하여 제2도전형의 제3농도를 갖는 불순물을 이온주입하여 제3소오스, 드레인 영역(21), (22)을 형성하는 제6공정을 구비하고, 상기 농도관계는 제1농도＜제2농도＜제3농도 분포인 것을 특징으로 하는 이중 절연 스페이서를 사용한 다중 LDD 트랜지스터의 제조방법.
- 제1항에 있어서, 제1절연막(15)으로 질화막 또는 고유전율의 절연막중 하나를 사용하는 것을 특징으로 하는 이중 절연 스페이서를 사용한 다중 LDD 구조의 트랜지스터의 제조방법.
- 제1항에 있어서, 제2절연막(19)으로 산화막, 질화막 또는 고유전율의 절연막중 하나를 사용하는 것을 특징으로 하는 이중 절연 스페이서를 사용한 다중 LDD 구조의 트랜지스터의 제조방법.
- 제1도전형의 반도체 기판(30)의 주표면상에 게이트 절연막(31)과 게이트(32)를 형성하는 제1공정과, 상기 게이트(32)를 마스크로 하여 제2도전형의 제1농도를 갖는 불순물을 이온주입하여 제1소오스, 드레인 영역(33), (34)을 형성하는 제2공정과, 기판 전면에 걸쳐 박막의 제1절연막(35)을 도포하는 제3공정과, 제2도전형의 제2농도를 갖는 불순물을 이온주입하여 제2소오스, 드레인 영역(36), (37)을 형성하는 제4공정과, 기판 전면에 걸쳐 제2절연막(38)을 도포하는 제5공정과, 상기 제2 및 제1절연막(38), (35)을 순차 식각하여 제1 및 제2스페이서(39), (40)를 형성하는 제6공정과, 상기 제1 및 제2스페이서(39), (40)를 마스크로 하여 제2도전형의 제3농도를 갖는 불순물을 이온주입하여 제3소오스, 드레인 영역(41), (42)을 형성하는 제7공정을 구비하고, 상기 농도관계는 제1농도＜제2농도＜제3농도 분포인 것을 특징으로 하는 이중 절연 스페이서를 사용한 다중 LDD 트랜지스터의 제조방법.
- 제4항에 있어서, 스페이서 형성용 제1절연막(35)으로 질화막을 100Å 내지 1000Å 정도의 두께로 저압증착법으로 침적시키거나 열적 질화법으로 성장시키는 것을 특징으로 하는 이중 절연 스페이서를 사용한 다중 LDD 트랜지스터의 제조방법.
- 제4항에 있어서, 제1스페이서(39) 형성시 제2절연막(38)인 산화막을 비등방성 이온식각법으로 식각하는 것을 특징으로 하는 이중 절연 스페이서를 사용한 다중 LDD 트랜지스터의 제조방법.
- 제4항에 있어서, 제2스페이서(40) 형성시 제1스페이서를 마스크로 하여 제1절연막(35)을 식각하는 것을 특징으로 하는 이중 절연 스페이서를 사용한 다중 LDD 트랜지스터의 제조방법.
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019900018167A KR930011470B1 (ko) | 1990-11-10 | 1990-11-10 | 이중 절연 스페이서를 사용한 다중 ldd 트랜지스터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR930011470B1 (ko) |
-
1990
- 1990-11-10 KR KR1019900018167A patent/KR930011470B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920010958A (ko) | 1992-06-27 |
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