JPH04206933A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04206933A JPH04206933A JP2339394A JP33939490A JPH04206933A JP H04206933 A JPH04206933 A JP H04206933A JP 2339394 A JP2339394 A JP 2339394A JP 33939490 A JP33939490 A JP 33939490A JP H04206933 A JPH04206933 A JP H04206933A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の構造に関し、特にMOSFETの
ドレイン構造に関する。
ドレイン構造に関する。
従来のPLDD (Profiled LDD)構造M
O8FETの構造を第3図を参照して説明する。第3図
(a)の素子断面図に示す様に、P型S1基板301上
に公知の技術を用いてゲート電極302を形成する。次
にリンを1〜5 X 1013cm−’程打ち込み、若
干深めの低濃度のn型領域303を形成し、第3図(b
)の素子断面図に示す様に続いてA s ’x 5〜1
0 X 10 ”’cm−2程を浅めに打ち込み中濃度
のn型領域304を形成する。次に窒素雰囲気中で高温
で熱処理を行なうと、第3図(c)の素子断面図に示す
様にP 、l!= A sの拡散係数の違いから低濃度
n型領域303が中濃度n型領域304よりゲートにオ
ーバーラツプして形成される。次に、公知の技術を用い
てサイドウオール305を形成し、Asを5E15cm
−2程度イオン注入して高温で熱処理1−て第3図(d
)の素子断面図に示す様に拡散層領域306を形成する
。以下公知の技術を用いてソース・ドレイン電極307
を形成し、第3図(e)の素子断面図に示す様に所望の
PLDD型MO8FETを得る。
O8FETの構造を第3図を参照して説明する。第3図
(a)の素子断面図に示す様に、P型S1基板301上
に公知の技術を用いてゲート電極302を形成する。次
にリンを1〜5 X 1013cm−’程打ち込み、若
干深めの低濃度のn型領域303を形成し、第3図(b
)の素子断面図に示す様に続いてA s ’x 5〜1
0 X 10 ”’cm−2程を浅めに打ち込み中濃度
のn型領域304を形成する。次に窒素雰囲気中で高温
で熱処理を行なうと、第3図(c)の素子断面図に示す
様にP 、l!= A sの拡散係数の違いから低濃度
n型領域303が中濃度n型領域304よりゲートにオ
ーバーラツプして形成される。次に、公知の技術を用い
てサイドウオール305を形成し、Asを5E15cm
−2程度イオン注入して高温で熱処理1−て第3図(d
)の素子断面図に示す様に拡散層領域306を形成する
。以下公知の技術を用いてソース・ドレイン電極307
を形成し、第3図(e)の素子断面図に示す様に所望の
PLDD型MO8FETを得る。
LDD構造がMOSFETに採用されている最も大きな
理由は、ドレイン近傍の電界を低下させ、ホットキャリ
アの発生を抑制することである。これにより、デバイス
の信頼性を向上させている。
理由は、ドレイン近傍の電界を低下させ、ホットキャリ
アの発生を抑制することである。これにより、デバイス
の信頼性を向上させている。
しかし、LDD構造では、濃度の低い領域が存在するた
め寄生、抵抗として作用して、電流駆動能力が低下とい
う問題があり、これを解決したのが、上述したPLDD
構造である。この構造では中濃度のn型領域304を形
成することにより電流駆動能力の低下を抑制している。
め寄生、抵抗として作用して、電流駆動能力が低下とい
う問題があり、これを解決したのが、上述したPLDD
構造である。この構造では中濃度のn型領域304を形
成することにより電流駆動能力の低下を抑制している。
〔発明が解決しようとする課題〕
以上述べた従来のPLDD型のトレイン構造では、表面
側にキャリアが集中しているため、今後更に微細化を進
めていくと表面で発生したホットキャリアがゲート酸化
膜に注入され、デバイス特性の劣化を引き起こす問題点
が生じる。又、中濃度のn型拡散領域304の深さ方向
にも、低濃度のn型拡散層領域303が存在するため、
今後、更に、微細化を進めていくと、寄生抵抗として作
用し電流駆動能力が低下する問題点が生じる。
側にキャリアが集中しているため、今後更に微細化を進
めていくと表面で発生したホットキャリアがゲート酸化
膜に注入され、デバイス特性の劣化を引き起こす問題点
が生じる。又、中濃度のn型拡散領域304の深さ方向
にも、低濃度のn型拡散層領域303が存在するため、
今後、更に、微細化を進めていくと、寄生抵抗として作
用し電流駆動能力が低下する問題点が生じる。
第一導電型の単結晶ケイ素基板上に形成されるMOSF
ETにおいて、前記MOSFETのトレイン構造が前記
単結晶ケイ素基板とは逆導電型の高くとも濃度が3 X
1018cm−3の第一の領域と、前記単結晶ケイ素
基板とは逆導電型の高くとも濃度が2×1019cm−
3の第二の領域と前記単結晶ケイ素基板とは逆導電型の
少なくとも濃度が1×10 ”cm−3の第三の領域と
がチャネルからドレインの引き出し電極方向に順に連続
して並んだ構造を有することを特徴とする。
ETにおいて、前記MOSFETのトレイン構造が前記
単結晶ケイ素基板とは逆導電型の高くとも濃度が3 X
1018cm−3の第一の領域と、前記単結晶ケイ素
基板とは逆導電型の高くとも濃度が2×1019cm−
3の第二の領域と前記単結晶ケイ素基板とは逆導電型の
少なくとも濃度が1×10 ”cm−3の第三の領域と
がチャネルからドレインの引き出し電極方向に順に連続
して並んだ構造を有することを特徴とする。
又、前記第二の領域と、前記単結晶ケイ素基板との深さ
が、前記第一の領域と前記単結晶ケイ素基板との接合の
深さ以上であり、かつ、前記第三の領域と前記単結晶ケ
イ素基板との接合の深さ未満であることを特徴とする。
が、前記第一の領域と前記単結晶ケイ素基板との接合の
深さ以上であり、かつ、前記第三の領域と前記単結晶ケ
イ素基板との接合の深さ未満であることを特徴とする。
以下第一図に従って詳細に説明する。
p型シリコン基板上101に、公知の技術を用いてゲー
ト電極102を形成する。次に素子断面図第1図(a)
に示す様に、リンを0度で1〜5×10 ”cm’−2
程度を40I(eVでイオン注入し、低濃度のn型領域
103を形成する。次に絶縁膜を2000人程度堆積し
、p型シリコン基板上の表面が出るまで異方性エツチン
グを行ないサイドウオール104を形成し素子断面図第
1図(b)に示す様に、リンを5〜IO×1013cm
−2程度斜め45°で50〜60 K e Vでイオン
注入し、中濃度のn型領域105を形成する。この時角
度と、加速電圧を適当に選ぶことにより低濃度のn型領
域103と同じ深さの中濃度のn型領域105を形成す
ることができる。次にAsを5 X 10 ”cm−2
程度を70KeVでイオン注入し、高濃度の拡散層10
6を形成し、高温で熱処理して活性化する。
ト電極102を形成する。次に素子断面図第1図(a)
に示す様に、リンを0度で1〜5×10 ”cm’−2
程度を40I(eVでイオン注入し、低濃度のn型領域
103を形成する。次に絶縁膜を2000人程度堆積し
、p型シリコン基板上の表面が出るまで異方性エツチン
グを行ないサイドウオール104を形成し素子断面図第
1図(b)に示す様に、リンを5〜IO×1013cm
−2程度斜め45°で50〜60 K e Vでイオン
注入し、中濃度のn型領域105を形成する。この時角
度と、加速電圧を適当に選ぶことにより低濃度のn型領
域103と同じ深さの中濃度のn型領域105を形成す
ることができる。次にAsを5 X 10 ”cm−2
程度を70KeVでイオン注入し、高濃度の拡散層10
6を形成し、高温で熱処理して活性化する。
次に公知の技術を用いてソースドレイン電極107を形
成して、素子断面図第1図(c)に示す様に、本発明の
構造を有するMOSFETを得る。
成して、素子断面図第1図(c)に示す様に、本発明の
構造を有するMOSFETを得る。
本発明の第二の実施例は、第一の実施例と同様に低濃度
のn型領域201を形成したあと、第一の実施例におけ
る絶縁膜103を1000人程度堆積し、公知の技術を
用いてサイドウオール202を形成し、素子断面図第2
図(a)に示すように低濃度のn型領域201を形成し
たと同様の加速電圧で中濃度のn型領域203を形成す
る。次にもう一度絶縁膜103を1000人程度堆積し
、公知の技術を用いてサイドウオール204を形成し、
Asを5 X 1015cm”−2程度を70KeVで
イオン注入し高濃度のn型領域205を形成し各n型領
域を活性化するために高温で熱処理すると、素子断面図
第2図(b)の構造をえる。
のn型領域201を形成したあと、第一の実施例におけ
る絶縁膜103を1000人程度堆積し、公知の技術を
用いてサイドウオール202を形成し、素子断面図第2
図(a)に示すように低濃度のn型領域201を形成し
たと同様の加速電圧で中濃度のn型領域203を形成す
る。次にもう一度絶縁膜103を1000人程度堆積し
、公知の技術を用いてサイドウオール204を形成し、
Asを5 X 1015cm”−2程度を70KeVで
イオン注入し高濃度のn型領域205を形成し各n型領
域を活性化するために高温で熱処理すると、素子断面図
第2図(b)の構造をえる。
次に、公知の技術を用いてソース・ドレイン電極206
を形成し素子断面図第2図(c)に示す様に本発明の構
造を有するMOSFETを得る。
を形成し素子断面図第2図(c)に示す様に本発明の構
造を有するMOSFETを得る。
以−F説明したように本発明の構造を有するMOSFE
Tでは、低濃度領域の接合の深さと中濃度領域の接合の
深さがほぼ一致しているため、従来のドレイン構造にく
らべて、キャリアが表面近傍だけでなく深さ方向にも存
在するために、デバイス特性を劣化させることなく、寄
生抵抗を従来の1/3〜1/2に下げ電流駆動能力の向
上を実現したのでMOSFETの高信頼性及び高性能化
という効果を有する。
Tでは、低濃度領域の接合の深さと中濃度領域の接合の
深さがほぼ一致しているため、従来のドレイン構造にく
らべて、キャリアが表面近傍だけでなく深さ方向にも存
在するために、デバイス特性を劣化させることなく、寄
生抵抗を従来の1/3〜1/2に下げ電流駆動能力の向
上を実現したのでMOSFETの高信頼性及び高性能化
という効果を有する。
第3図および第2図は夫々本発明の実施例図、第3図は
従来例図である。 101・・・・・p型シリコン基板、102・・・・・
・ゲート電極、103・・・・低濃度のn型領域、10
4・・・・・・ザイドウォール、1.05・・・・・・
中濃度のn型領域、]06・・・・・・高濃度の拡散層
、107・・・・・ソース・ドレイン電極、201・・
・・・・低濃度のn型領域、202・・・・・・ザイド
ウォール、203・・・・・・中濃度のn型、204・
・・・・ザイドウォール、205・・・・・・高濃度の
n型領域、206・・・・・・ソース・ドレイン電極、
301・・・・・・p型シリコン基板、302・・・・
・・ゲート電極、303・・・・・・低濃度のn型領域
、304・・・・・・中濃度のn型領域、305・・・
・・ザイドウォール、306・・・・・・拡散層領域、
307・・・・・・ソース・ドレイン電極。 代理人 弁理士 内 原 晋
従来例図である。 101・・・・・p型シリコン基板、102・・・・・
・ゲート電極、103・・・・低濃度のn型領域、10
4・・・・・・ザイドウォール、1.05・・・・・・
中濃度のn型領域、]06・・・・・・高濃度の拡散層
、107・・・・・ソース・ドレイン電極、201・・
・・・・低濃度のn型領域、202・・・・・・ザイド
ウォール、203・・・・・・中濃度のn型、204・
・・・・ザイドウォール、205・・・・・・高濃度の
n型領域、206・・・・・・ソース・ドレイン電極、
301・・・・・・p型シリコン基板、302・・・・
・・ゲート電極、303・・・・・・低濃度のn型領域
、304・・・・・・中濃度のn型領域、305・・・
・・ザイドウォール、306・・・・・・拡散層領域、
307・・・・・・ソース・ドレイン電極。 代理人 弁理士 内 原 晋
Claims (1)
- 【特許請求の範囲】 1、第一導電型の単結晶ケイ素基板上に形成されるMO
SFETにおいて、前記MOSFETのドレイン構造が
前記単結晶ケイ素基板とは逆導電型の高くとも濃度が3
×10^1^8cm^−^3の第一の領域と、前記単結
晶ケイ素基板とは逆導電型の高くとも濃度が2×10^
1^9cm^−^3の第二の領域と前記単結晶ケイ素基
板とは逆導電型の少なくとも濃度が1×10^2^1c
m^−^3の第三の領域とがチャネルからドレインの引
き出し電極方向に順に連続して並んだ構造を有すること
を特徴とする半導体装置。 2、前記第二の領域と前記単結晶ケイ素基板との深さが
、前記第一の領域と前記単結晶ケイ素基板との接合の深
さ以上であり、かつ、前記第三の領域と前記単結晶ケイ
素基板との接合の深さ未満であることを特徴とする請求
項1記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2339394A JPH04206933A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
US07/800,170 US5292674A (en) | 1990-11-30 | 1991-11-29 | Method of making a metal-oxide semiconductor field-effect transistor |
DE69111203T DE69111203T2 (de) | 1990-11-30 | 1991-12-02 | LDD Metalloxyd-Halbleiter-Feldeffekttransistor und Verfahren zur Herstellung. |
EP91311183A EP0489559B1 (en) | 1990-11-30 | 1991-12-02 | LDD metal-oxide semiconductor field-effect transistor and method of making the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2339394A JPH04206933A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04206933A true JPH04206933A (ja) | 1992-07-28 |
Family
ID=18327060
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2339394A Pending JPH04206933A (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5292674A (ja) |
EP (1) | EP0489559B1 (ja) |
JP (1) | JPH04206933A (ja) |
DE (1) | DE69111203T2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5376566A (en) * | 1993-11-12 | 1994-12-27 | Micron Semiconductor, Inc. | N-channel field effect transistor having an oblique arsenic implant for lowered series resistance |
US5439835A (en) * | 1993-11-12 | 1995-08-08 | Micron Semiconductor, Inc. | Process for DRAM incorporating a high-energy, oblique P-type implant for both field isolation and punchthrough |
US5614432A (en) * | 1994-04-23 | 1997-03-25 | Nec Corporation | Method for manufacturing LDD type MIS device |
US5478763A (en) * | 1995-01-19 | 1995-12-26 | United Microelectronics Corporation | High performance field effect transistor and method of manufacture thereof |
US5935867A (en) * | 1995-06-07 | 1999-08-10 | Advanced Micro Devices, Inc. | Shallow drain extension formation by angled implantation |
US6180470B1 (en) * | 1996-12-19 | 2001-01-30 | Lsi Logic Corporation | FETs having lightly doped drain regions that are shaped with counter and noncounter dorant elements |
WO1998032176A1 (en) * | 1997-01-21 | 1998-07-23 | Advanced Micro Devices, Inc. | As/P HYBRID nLDD JUNCTION AND MEDIUM Vdd OPERATION FOR HIGH SPEED MICROPROCESSORS |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60136376A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体装置の製造方法 |
DE3581797D1 (de) * | 1984-12-27 | 1991-03-28 | Toshiba Kawasaki Kk | Misfet mit niedrigdotiertem drain und verfahren zu seiner herstellung. |
JPS61216364A (ja) * | 1985-03-20 | 1986-09-26 | Fujitsu Ltd | 半導体装置 |
JPS62113474A (ja) * | 1985-11-13 | 1987-05-25 | Toshiba Corp | 半導体集積回路の製造方法 |
JPH0789587B2 (ja) * | 1985-12-27 | 1995-09-27 | 株式会社東芝 | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
US4771012A (en) * | 1986-06-13 | 1988-09-13 | Matsushita Electric Industrial Co., Ltd. | Method of making symmetrically controlled implanted regions using rotational angle of the substrate |
US4746624A (en) * | 1986-10-31 | 1988-05-24 | Hewlett-Packard Company | Method for making an LDD MOSFET with a shifted buried layer and a blocking region |
US4835740A (en) * | 1986-12-26 | 1989-05-30 | Kabushiki Kaisha Toshiba | Floating gate type semiconductor memory device |
US5061975A (en) * | 1988-02-19 | 1991-10-29 | Mitsubishi Denki Kabushiki Kaisha | MOS type field effect transistor having LDD structure |
JP2562688B2 (ja) * | 1989-05-12 | 1996-12-11 | 三洋電機株式会社 | 半導体装置の製造方法 |
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