LDD Metall-oxid-Halbleiter-Feldeffekttransistor
und Verfahren zu seiner Herstellung
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Die Erfindung betrifft ein Verfahren zur Herstellung
einer Metall-Oxid-Halbleiter-Feldeffekttransistorstruktur und
insbesondere die Drainstruktur eines derartigen
Halbleiterbausteins. Außerdem betrifft die Erfindung eine nach diesein
Verfahren hergestellte
Metall-Oxid-Halbleiter-Feldeffekttransistorstruktur.
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Bekanntlich weist die schwach dotierte Drainstruktur
eines Metall-Oxid-Halbleiter-Feldeffekttransistors (abgekürzt
(MOSFET) einen schwach dotierten Abschnitt, der an einer
Stelle unter einem Rand des Gates beginnt und sich von dieser
Stelle aus über eine relativ kurze Distanz erstreckt, und
einen an den schwach dotierten Abschnitt anschließenden, stark
dotierten Abschnitt auf, der sich über eine relativ große
Distanz vom Gate weg erstreckt. Das Vorhandensein eines solchen
schwach dotierten Abschnitts vor dem stark dotierten Abschnitt
bewirkt eine Verringerung der Stärke des in der Nähe der
Drain-Elektrode des Bausteins auftretenden elektrischen
Feldes, um das Auftreten heißer Träger zu unterdrücken. Derartige
heiße Träger dringen leicht durch das darunterliegende
Metalloxid in das Gate ein und verbleiben im Gate, und infolgedessen
verändert sich die Leistungsfähigkeit des Bausteins mit seinem
Alter. Durch die Einführung der schwach dotierten
Drainstruktur in einem MOSFET wird die Zuverlässigkeit des Bausteins
wesentlich verbessert.
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Der schwach dotierte Abschnitt wirkt jedoch als
parasitärer Widerstand und hat den Nachteil, daß er die
Stromsteuerungsfähigkeit des Bausteins verringert. In einem Versuch zur
Lösung dieses Problem wurde eine profilierte, schwach dotierte
Drainstruktur (abgekürzt PLDD) vorgeschlagen (siehe die Arbeit
"Profiled Lightly Doped Drain (PLDD) Structure for High
Reliable NMOSFETs" [Profilierte schwach dotierte Drain-(PLDD-)
Struktur für hochzuverlässige NMOSFETs], Y. Toyoshima u.a.,
Digest of Technical Papers, Symposium on VLSI Technology, S.
118-119, 1985). Fig. 1 zeigt in Schnittdarstellung eine PLDD-
Struktur. Diese weist ein p-leitendes Siliziumsubstrat 100,
eine auf der oberen Fläche des Substrats 100 ausgebildete
Gate-Isolierschicht 101, ein auf der Gate-Isolierschicht 101
aufgebautes Gate 103, eine n-leitende Source-Diffusionsschicht
108a und eine n-leitende Drain-Diffusionsschicht 108b auf. Das
Gate 103 weist eine umgebende Wand 106 auf, und die
Sourcebzw. Drain-Diffusionsschichten 108a bzw. 108b weisen
Elektroden 109 bzw. 110 auf. Diese Elektroden 109 und 110 sind in
eine darüberliegende Isolierschicht 111 eingebettet. Hierbei
ist zu beachten: die Drain-Diffusionsschicht setzt sich aus
einem oberen kurzen Vorsprung 107 mit niedrigerer
Konzentration von Störstellen bzw. Fremdatomen wie z. B. Arsen, einem
umgebenden Abschnitt 104 mit niedrigster Konzentration von
Störstellen bzw. Fremdatomen wie z. B. Phosphor und einem
langgestreckten Abschnitt 108b mit relativ hoher Konzentration
von Störstellen bzw. Fremdatomen wie z. B. Arsen zusammen, der
an den oberen Vorsprung 107 und an den umgebenden Abschnitt
104 angrenzt, die an einer Stelle unterhalb eines Randes des
Gates 103 enden.
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Die Koexistenz des schwächer dotierten Kerns 107 und
der am schwächsten dotierten Hülle 104 verhindert wirksam die
Verringerung der Stromsteuerungsfähigkeit des Bausteins.
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In der PLDD-Struktur besteht jedoch die Neigung, daß
Träger in der Nähe der oberen Fläche des Substrats 100
zusammentreffen, und bei einer Verkleinerung des Bausteins werden
höchstwahrscheinlich heiße Träger in der Nähe der oberen
Fläche des Substrats 100 auftreten, durch die unter dem Gate 103
liegende Isolierschicht 101 in dieses eindringen und die
Kenngrößen des Bausteins erniedrigen. Außerdem bewirkt die weitere
Miniaturisierung von MOSFETS mit eingebauter PLDD-Struktur,
daß die am schwächsten dotierte Hülle 104 als parasitärer
Widerstand wirkt, wodurch sich die Stromsteuerungsfähigkeit des
Bausteins verringert.
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In der EP-A-0 187 016 werden in Fig. 4 ein Baustein
dieses Typs und außerdem in Fig. 6 bis 9 ein zweiter MOSFET-
Typ beschrieben, in welchem drei Bereiche der LDD-Struktur mit
niedrigster, niedrigerer (mittlerer) bzw. höherer
Störstellenkonzentration in Reihe angeordnet sind. Dieser Strukturtyp
wird in Fig. 2 der vorliegenden Anmeldung beschrieben, wobei
gemäß der Darstellung der bekannte MOSFET aufweist: ein
p-leitendes Siliziumsubstrat 300; eine auf der oberen Fläche des
Substrats 300 ausgebildete Gate-Isolierschicht 301 aus
Silizium; ein auf der Gate-Isolierschicht 301 aufgebautes Gate
303; eine n-Ieitende Source-Diffusionsschicht 304a und eine
nleitende Drain-Diffusionsschicht 304b, die sich im Substrat
300 in entgegengesetzten Richtungen bis zu ersten Stellen
unter dem einen bzw. dem anderen Rand des Gates 303 erstrecken
und dort enden; sowie eine n-leitende Source-Diffusionsschicht
307a und eine n-leitende Drain-Diffusionsschicht 307b, die
sich im Substrat 300 in entgegengesetzten Richtungen bis zu
zweiten Stellen unter dem einen bzw. dem anderen Rand des
Gates 303 erstrecken und dort enden. Hierbei ist zu beachten,
daß sich die Source-Diffusionsschicht aus einem ersten,
relativ kurzen Abschnitt 304a niedrigster
Störstellenkonzentration, einem zweiten, relativ kurzen Abschnitt 307a niedrigerer
Störstellenkonzentration und einem dritten, relativ langen
Abschnitt 310a relativ hoher Störstellenkonzentration
zusammensetzt, die aneinander angrenzen und sich in der genannten
Reihenfolge von der ersten Stelle aus über einen großen Abstand
erstrecken. Die Drain-Diffusionsschicht weist ebenfalls die
gleiche Struktur 304b, 307b, 310b auf.
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Die ersten kurzen Abschnitte 304a und 304b niedrigster
Konzentration und die zweiten kurzen Abschnitte 307a und 307b
niedrigerer Konzentration erstrecken sich bis zur gleichen
Tiefe, wodurch erreicht wird, daß sich Träger im
Halbleitersubstrat 300 in Querrichtung über einen größeren Bereich
bewegen als in einer PLDD-Struktur, in der Träger in der Nähe der
oberen Fläche des Halbleitersubstrats 300 zusammentreffen.
Folglich zeigt der MOSFET gemäß Fig. 2 gegenüber dem von Fig.
1 eine geringere Verschlechterung der Kenngrößen des
Bausteins. Außerdem ergibt sich der Vorteil, daß der parasitäre
Widerstand auf die Hälfte oder ein Drittel reduziert wird und
die Stromsteuerungsfähigkeit entsprechend zunimmt.
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Wie in der EP-A-0 187 016 beschrieben, wird diese
Struktur durch eine Folge von Maskierungs- und
Ionenimplantationsschritten hergestellt. Die betreffenden Schritte sind in
Fig. 4F bis 4L der vorliegenden Anmeldung dargestellt.
Zunächst wird nach einem herkömmlichen Verfahren ein
Halbfertigprodukt hergestellt, das ein p-leitendes Substrat 300
mit einer auf seiner oberen Fläche ausgebildeten
Gate-Isolierschicht 301 aus Metalloxid und einem auf der
Gate-Isolierschicht 301 aufgebauten Gate 303 aufweist.
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Senkrecht zur oberen Fläche des p-leitenden Substrats
300 werden Phosphorionen (1 10¹³ cm&supmin;²; 35 keV) injiziert, um
zwei einander gegenüberliegende Schichten 304a und 304b
niedrigster Phosphorkonzentration im Substrat 300 auszubilden.
Diese diffundierten Bereiche 304a und 304b erstrecken sich von
einer ersten bzw. einer zweiten Stelle unter dem einen bzw.
dem anderen Rand des Gates 303 in entgegengesetzte Richtungen.
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Auf dem Halbfertigprodukt wird eine 100 nm (1000 Å)
dicke Oxidschicht 305 ausgebildet (Fig. 4F); und die dicke
Oxidschicht 305 wird einem anisotropen Ätzvorgang unterworfen,
bis die obere Fläche des Substrats 300 freigelegt ist, um eine
Seitenwand 306 stehenzulassen, die das Gate 303 umgibt (Fig.
4G).
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Senkrecht zum p-leitenden Substrat 300 werden
Phosphorionen (1 10¹&sup4; cm&supmin;²; 35 keV) injiziert, um im Substrat 300 zwei
einander gegenüberliegende n-leitende Diffusionsschichten 307a
und 307b von niedrigerer Phosphorkonzentration auszubilden
(Fig. 4H). Diese diffundierten Bereiche 307a und 307b
erstrecken sich bis kurz vor die Anschlußenden der
Diffusionsschichten 304a und 304b niedrigster Phosphorkonzentration.
Dann wird auf dem mit einer Seitenwand versehenen
Produkt eine 200 nm (2000 Å) dicke Oxidschicht 308 ausgebildet
(Fig. 41), und die dicke Oxidschicht 308 wird einem
anisotropen Ätzvorgang unterworfen, bis die obere Fläche des Substrats
300 freigelegt ist, um eine zweite Seitenwand 309
stehenzulassen, welche die erste Seitenwand 306 des Gates 303 umgibt
(Fig. 4J).
Senkrecht zum p-leitenden Substrat 300 werden
Arsenionen (5.1015 cm&supmin;²; 40 keV) injiziert, um im Substrat 300 zwei
einander gegenüberliegende Diffusionsschichten 310a und 310b
von relativ hoher Arsenkonzentration auszubilden (Fig. 4K).
Diese stark diffundierten Bereiche 310a und 310b erstrecken
sich von einer ersten bzw. einer zweiten Stelle unter dem
einen bzw. dem anderen Rand der zweiten Seitenwand 309 in
entgegengesetzte Richtungen.
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Schließlich werden eine source-Elektrode 311, eine
Drain-Elektrode 312 bzw. eine Gate-Elektrode (nicht
dargestellt) ausgebildet (Fig. 4L).
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Bei diesem Prozeß ist zu beachten, daß zur Ausbildung
jedes der drei implantierten Bereiche, die von dem Gate, der
ersten Seitenwand bzw. der zweiten Seitenwand vorgegeben
werden, eine andere Maske erforderlich ist.
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In der US-A-4 746 624 wird eine MOSFET-Struktur
beschrieben, die derjenigen von Fig. 2 und 4F bis 4L der
vorliegenden Anmeldung sehr ähnlich ist und auf ähnliche Weise unter
Anwendung dreier getrennter Maskierungsschritte hergestellt
wird.
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Die JP-A-60 136 376, dargelegt in den Patent Abstracts
of Japan, Bd. 9, Nr. 298, beschreibt einen weiteren MOSFET mit
LDD-Struktur, in dem die Source- und die Drain-Elektrode
jeweils drei Bereiche mit unterschiedlicher
Störstellenkonzentration aufweisen. Zunächst werden unter Verwendung des Gates
und einer anschließend gebildeten Seitenwand als Masken zwei
Bereiche implantiert, und der dritte Bereich wird durch ein
Diffusionsverfahren zwischen den ersten beiden Bereichen
ausgebildet.
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In "VLSI Technology", Hrsg. S.M. Sze, McGraw Hill,
1988, S. 362, 363, wird ein Verfahren zur Verringerung der
Tiefe eines Ionenimplantationsbereichs für einen gegebenen
Ionentyp und eine gegebene Ionenstrahlenergie durch Neigen der
Ionenstrahlrichtung gegenüber der Implantationsoberfläche
beschrieben. Dadurch soll die Bildung eines relativ flachen
Ionenimplantationsbereichs unter Anwendung einer
verhältnismäßig hohen Strahlenergie ermöglicht werden.
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Die US-A-4 771 012 beschreibt ein Verfahren zur
Herstellung eines FETs, bei dem die Source- und die
Drain-Elektrode durch Ionenimplantation unter Verwendung des Gates als
Maske ausgebildet werden, wobei der Ionenstrahl unter einem
Winkel von 7º gegen die Senkrechte zur Substratoberfläche
geneigt ist, um eine Kanalbildung im Substrat zu vermeiden. Das
Substrat wird während der Implantation gedreht, um etwaige
Abschattungseffekte des Gates auf das Substrat zu beseitigen und
jede resultierende Asymmetrie der Source- und Drainstrukturen
zu vermindern.
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Die US-A-4 771 012 beschreibt in Fig. 6 die Herstellung
eines LDD-MOSFETs mit jeweils zwei Bereichen von verschiedener
Störstellenkonzentration in der Source- und der
Drain-Elektrode. In jeder Elektrode wird der erste Bereich unter Verwendung
des Gates als Maske, der zweite unter Verwendung einer
anschließend gebildeten Seitenwand als Maske ausgebildet. Beide
Bereiche werden mit einem um 70 geneigten Ionenstrahl
ausgebildet.
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Die Erfindung schafft ein Verfahren zur Herstellung
eines Metall-Oxid-Halbleiter-Feldeffekttransistors (MOSFET)
entsprechend der Definition in Anspruch 1, sowie eine nach dem
Verfahren von Anspruch 1 hergestellte MOSFET-Struktur. Ein
bevorzugtes Merkmal der Erfindung wird in einem Unteranspruch
definiert.
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Ein Vorteil der Erfindung ist daher, daß sie ein
verbessertes Verfahren zur Herstellung eines
Metall-Oxid-Halbleiter-Feldeffekttransistors schaffen kann, dessen Struktur seine
Verkleinerung ohne Verringerung seiner
Stromsteuerungsfähigkeit erlaubt.
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Weitere Aufgaben und Vorteile der Erfindung sind aus
der nachstehenden Beschreibung bevorzugter
Ausführungsbeispiele der Erfindung und aus den beigefügten Zeichnungen
erkennbar.
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Fig. 1 zeigt eine schematische Schnittdarstellung eines
MOSFETS mit einer ersten bekannten Struktur;
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Fig. 2 zeigt eine schematische Schnittdarstellung eines
MOSFETS mit einer zweiten bekannten Struktur;
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Fig. 3A bis 3D zeigen die Herstellungsweise MOSFET-
Halbfabrikats nach einem herkömmlichen Verfahren; und
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Fig. 3E bis 3J zeigen die Herstellungsweise eines
erfindungsgemäßen verbesserten MOSFETS; und
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Fig. 4F bis 4L zeigen ein bekanntes Verfahren zur
Herstellung des MOSFETS gemäß Fig. 2.
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Anhand von Fig. 3A bis 3J wird ein Verfahren zur
Herstellung eines erfindungsgemäßen MOSFETs beschrieben. Fig.
3A bis 3D zeigen, wie nach einem herkömmlichen Verfahren ein
Halbfertigprodukt hergestellt werden kann, das ein
Halbleitersubstrat eines Leitfähigkeitstyps mit einer auf dessen oberer
Fläche ausgebildeten Gate-Isolierschicht und einem auf der
Gate-Isolierschicht ausgebildeten Gate aufweist. Genauer
gesagt, es wird ein p-leitendes Siliziumsubstrat 200 hergestellt
(Fig. 3A); auf der oberen Fläche des Substrats 200 wird durch
Erhitzen des Substrats 200 in einer oxidierenden Atmosphäre
eine Siliziumoxidschicht 201 ausgebildet (Fig. 38); auf der
Siliziumoxidschicht 201 wird eine Polysiliziumschicht 202
ausgebildet (Fig. 3C); und die Polysiliziumschicht 202 wird
einem anisotropen Ätzvorgang unterworfen, so daß auf der
Siliziumoxidschicht 201 ein Gate 203 stehenbleibt (Fig. 3D). Auf
diese Weise entsteht ein Halbfertigprodukt.
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Dann werden senkrecht zur oberen Fläche des p-leitenden
Substrats Phosphorionen (1 10¹³ cm&supmin;²; 40 keV) injiziert, um im
Substrat 200 zwei einander gegenüberliegende n-leitende
Diffusionsschichten 204a und 204b niedrigster Phosphorkonzentration
auszubilden. Diese diffundierten Bereiche 204a und 204b
erstrecken sich von einer ersten bzw. einer zweiten Stelle unter
dem einen bzw. dem anderen Rand des Gates 203 in
entgegengesetzte Richtungen (Fig. 3E).
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Auf dem Halbfertigprodukt wird eine 200 nm (2000 Å)
dicke Oxidschicht 205 ausgebildet (Fig. 3F); und die dicke
Oxidschicht 205 wird einem anisotropen Ätzvorgang unterworfen,
bis die obere Fläche des Substrats 200 freigelegt ist, um eine
Seitenwand 206 stehenzulassen, die das Gate 203 umgibt (Fig.
3G).
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In das p-leitende Substrat 200 werden unter einem
Winkel von 45 Grad Phosphorionen (5 10¹³ cm&supmin;²; 50 bis 60 keV)
injiziert, um im Substrat 200 zwei einander gegenüberliegende
nleitende Diffusionsschichten 207a und 207b von niedrigerer
oder mittlerer Phosphorkonzentration auszubilden (Fig. 3H).
Diese diffundierten Bereiche 207a und 207b erstrecken sich bis
kurz vor die Anschlußenden der Diffusionsschichten 204a und
204b niedrigster Phosphorkonzentration.
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Senkrecht zur oberen Fläche des Substrats werden
Arsenionen (5 10¹&sup5; cm&supmin;²; 70 keV) in das p-leitende Substrat 200
injiziert, um im Substrat 200 zwei einander gegenüberliegende
Diffusionsschichten 208a und 208b von relativ hoher
Arsenkonzentration auszubilden (Fig. 31). Diese stark diffundierten
Bereiche 208a und 208b erstrecken sich von einer ersten bzw.
einer zweiten Stelle unter dem einen bzw. dem anderen Rand der
Seitenwand 206 in entgegengesetzte Richtungen.
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Schließlich werden eine Source-Elektrode 209, eine
Drain-Elektrode 210 bzw. eine Gate-Elektrode (nicht
dargestellt) ausgebildet (Fig. 3J).
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Hierbei ist zu beachten, daß die beiden diffundierten
Bereiche 208a und 208b den gleichen Aufbau aufweisen. Dies
ermöglicht zweckmäßigerweise, daß beim konkreten Einsatz des
Bausteins jeder der beiden diffundierten Bereiche als Drain-
Elektrode verwendet werden kann.
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Wie aus Fig. 3J erkennbar, weist ein so hergestellter
Metall-Oxid-Halbleiter-Feldeffekttransistor zwei ähnliche
diffundierte Bereiche auf, deren jeder sich im Substrat 200 zu
einer Stelle unter dem einen oder dem anderen Rand des Gates
203 erstreckt und dort endet. Jeder Bereich setzt sich aus
einem ersten, relativ kurzen Abschnitt 204a, 204b niedrigster
Störstellenkonzentration, einem zweiten, relativ kurzen
Abschnitt 207a, 207b niedrigerer Störstellenkonzentration und
einem dritten, relativ langen Abschnitt 208a, 208b relativ
hoher Störstellenkonzentration zusammen. Wie bereits früher
beschrieben, ermöglicht dies beim tatsächlichen Einsatz des
Bausteins die Verwendung jedes der beiden diffundierten Bereiche
als Drain-Elektrode.