JPH10125904A - 炭化珪素半導体装置 - Google Patents
炭化珪素半導体装置Info
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- JPH10125904A JPH10125904A JP27512896A JP27512896A JPH10125904A JP H10125904 A JPH10125904 A JP H10125904A JP 27512896 A JP27512896 A JP 27512896A JP 27512896 A JP27512896 A JP 27512896A JP H10125904 A JPH10125904 A JP H10125904A
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Abstract
(57)【要約】
【課題】 トレンチゲート型ＳｉＣパワーＭＯＳＦＥＴ
においてオン抵抗を低減する。 【解決手段】 ｎ+ 型単結晶ＳｉＣ基板１は、六方晶系
ＳｉＣ（０００１−）カーボン面を表面とし、基板１上
にｎ- 型エピタキシャル層２とｐ型エピタキシャル層３
が積層されている。ｐ型エピタキシャル層３内にｎ+ ソ
ース領域５が形成され、このｎ+ ソース領域５とｐ型エ
ピタキシャル層３を貫通してｎ- 型エピタキシャル層２
に達するトレンチ６が形成されている。トレンチ６内に
は、薄いゲート熱酸化膜７ａと厚いゲート熱酸化膜７ｂ
が形成され、その上にゲート電極層８が形成されてい
る。ここで、図１（ｂ）に示すＡ、Ｂ、Ｃの深さ方向の
位置関係をＡ＜Ｂ＜Ｃにすることにより、チャネル形成
時に、ｎ- 型エピタキシャル層２のチャネル出口領域２
ａに電子が十分蓄積され、オン抵抗が小さくなる。
においてオン抵抗を低減する。 【解決手段】 ｎ+ 型単結晶ＳｉＣ基板１は、六方晶系
ＳｉＣ（０００１−）カーボン面を表面とし、基板１上
にｎ- 型エピタキシャル層２とｐ型エピタキシャル層３
が積層されている。ｐ型エピタキシャル層３内にｎ+ ソ
ース領域５が形成され、このｎ+ ソース領域５とｐ型エ
ピタキシャル層３を貫通してｎ- 型エピタキシャル層２
に達するトレンチ６が形成されている。トレンチ６内に
は、薄いゲート熱酸化膜７ａと厚いゲート熱酸化膜７ｂ
が形成され、その上にゲート電極層８が形成されてい
る。ここで、図１（ｂ）に示すＡ、Ｂ、Ｃの深さ方向の
位置関係をＡ＜Ｂ＜Ｃにすることにより、チャネル形成
時に、ｎ- 型エピタキシャル層２のチャネル出口領域２
ａに電子が十分蓄積され、オン抵抗が小さくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素半導体装
置に関し、例えば、絶縁ゲート型電界効果トランジス
タ、とりわけ大電力用の縦型ＭＯＳＦＥＴ等として用い
ることができるものである。
置に関し、例えば、絶縁ゲート型電界効果トランジス
タ、とりわけ大電力用の縦型ＭＯＳＦＥＴ等として用い
ることができるものである。
【０００２】
【従来の技術】従来、炭化珪素（以下、ＳｉＣという）
半導体装置をトレンチゲート型のＳｉＣパワーＭＯＳＦ
ＥＴに用いたものが、特開平７−３２６７５５号公報、
あるいは特開平８−７０１２４号公報に開示されてい
る。このＳｉＣパワーＭＯＳＦＥＴは、低オン抵抗、高
耐圧等の優れた特性を有するものである。図９（ａ）
に、その断面構成を示す。
半導体装置をトレンチゲート型のＳｉＣパワーＭＯＳＦ
ＥＴに用いたものが、特開平７−３２６７５５号公報、
あるいは特開平８−７０１２４号公報に開示されてい
る。このＳｉＣパワーＭＯＳＦＥＴは、低オン抵抗、高
耐圧等の優れた特性を有するものである。図９（ａ）
に、その断面構成を示す。
【０００３】表面の面方位が（０００１−）カーボン面
である六方晶系のｎ+ 型単結晶ＳｉＣの半導体基板１
（低抵抗半導体層）の上に、ｎ- 型エピタキシャル層
（高抵抗半導体層）２とｐ型エピタキシャル層３が順次
積層されている。ｐ型エピタキシャル層３の表面４にお
ける所定領域には、半導体領域としてのｎ+ ソース領域
５が形成されている。また、ｐ型エピタキシャル層３の
表面４の所定位置にトレンチ（溝）６が形成されてい
る。このトレンチ６は、ｎ+ ソース領域５とｐ型エピタ
キシャル層３を貫通してｎ- 型エピタキシャル層２に達
し、ｐ型エピタキシャル層３の表面に垂直な側面６ａお
よびｐ型エピタキシャル層３の表面に平行な底面６ｂを
有する。
である六方晶系のｎ+ 型単結晶ＳｉＣの半導体基板１
（低抵抗半導体層）の上に、ｎ- 型エピタキシャル層
（高抵抗半導体層）２とｐ型エピタキシャル層３が順次
積層されている。ｐ型エピタキシャル層３の表面４にお
ける所定領域には、半導体領域としてのｎ+ ソース領域
５が形成されている。また、ｐ型エピタキシャル層３の
表面４の所定位置にトレンチ（溝）６が形成されてい
る。このトレンチ６は、ｎ+ ソース領域５とｐ型エピタ
キシャル層３を貫通してｎ- 型エピタキシャル層２に達
し、ｐ型エピタキシャル層３の表面に垂直な側面６ａお
よびｐ型エピタキシャル層３の表面に平行な底面６ｂを
有する。
【０００４】トレンチ６の内部には、ゲート熱酸化膜７
を介してゲート電極層８が配置されている。ゲート熱酸
化膜７は、トレンチ６の側面６ａに形成される薄いゲー
ト熱酸化膜７ａと、トレンチ６の底面６ｂおよびｎ+ ソ
ース領域５上に形成される厚いゲート熱酸化膜７ｂ、７
ｃからなる。このようにトレンチ６の側面６ａと底面６
ｂのゲート酸化膜厚が異なるのは、六方晶系の（０００
１−）カーボン面は、他の面に比べて熱酸化速度が大き
いためである。
を介してゲート電極層８が配置されている。ゲート熱酸
化膜７は、トレンチ６の側面６ａに形成される薄いゲー
ト熱酸化膜７ａと、トレンチ６の底面６ｂおよびｎ+ ソ
ース領域５上に形成される厚いゲート熱酸化膜７ｂ、７
ｃからなる。このようにトレンチ６の側面６ａと底面６
ｂのゲート酸化膜厚が異なるのは、六方晶系の（０００
１−）カーボン面は、他の面に比べて熱酸化速度が大き
いためである。
【０００５】なお、トレンチ６の側面６ａのゲート熱酸
化膜７ａを薄くすることによって、しきい値電圧を低く
でき（例えば２Ｖ）、トレンチ６の底面６ｂのゲート熱
酸化膜７ｂを厚くすることによって、ゲート・ドレイン
間の耐圧を高く（例えば５００Ｖ以上）し寄生容量を低
減して高速動作を行わせることができる。また、ゲート
電極層８は、リンがドープされた第１のポリシリコン層
８ａと第２のポリシリコン層８ｂからなる。ゲート電極
層８上には、層間絶縁膜９が配置されている。さらに、
層間絶縁膜９上を含めたｎ+ ソース領域５の表面および
ｐ型エピタキシャル層３の表面には、第１の電極層とし
てのソース電極層１０が配置され、このソース電極層１
０はｎ+ ソース領域５とｐ型エピタキシャル層３に共に
接している。
化膜７ａを薄くすることによって、しきい値電圧を低く
でき（例えば２Ｖ）、トレンチ６の底面６ｂのゲート熱
酸化膜７ｂを厚くすることによって、ゲート・ドレイン
間の耐圧を高く（例えば５００Ｖ以上）し寄生容量を低
減して高速動作を行わせることができる。また、ゲート
電極層８は、リンがドープされた第１のポリシリコン層
８ａと第２のポリシリコン層８ｂからなる。ゲート電極
層８上には、層間絶縁膜９が配置されている。さらに、
層間絶縁膜９上を含めたｎ+ ソース領域５の表面および
ｐ型エピタキシャル層３の表面には、第１の電極層とし
てのソース電極層１０が配置され、このソース電極層１
０はｎ+ ソース領域５とｐ型エピタキシャル層３に共に
接している。
【０００６】また、ＳｉＣ基板１の裏面には、ＳｉＣ基
板１に接する第２の電極層としてのドレイン電極層１１
が設けられている。上記構成において、トレンチ６の側
面６ａでのｐ型エピタキシャル層３の表面がチャネルと
なっており、ゲート電極８に正電圧が印加されてチャネ
ルが形成されると、ソース・ドレイン間に電流が流れ
る。
板１に接する第２の電極層としてのドレイン電極層１１
が設けられている。上記構成において、トレンチ６の側
面６ａでのｐ型エピタキシャル層３の表面がチャネルと
なっており、ゲート電極８に正電圧が印加されてチャネ
ルが形成されると、ソース・ドレイン間に電流が流れ
る。
【０００７】
【発明が解決しようとする課題】しかしながら、上記公
報に開示の技術においては、チャネル形成部分での具体
的構成について十分な検討が行われていない。本発明者
等は、この点について鋭意検討を行ったところ、トレン
チ６内には薄いゲート熱酸化膜７ａと厚いゲート熱酸化
膜７ｂが形成されるため、図９（ｂ）のチャネル部分の
拡大図に示すように、厚いゲート熱酸化膜７ｂは、屈曲
した形状になる。ここで、ｐ型エピタキシャル層３とｎ
- 型エピタキシャル層２の境界位置をＡ、厚いゲート熱
酸化膜７ｂの屈曲位置をＢ、薄いゲート熱酸化膜７ａと
厚いゲート熱酸化膜７ｂとが接する位置をＣとしたと
き、深さ方向の位置関係がＡ＞Ｃになるように、ｐ型エ
ピタキシャル層３の厚さ、トレンチ６の深さ、厚いゲー
ト熱酸化膜７ｂの膜厚が設定されると、ｎ- 型エピタキ
シャル層２のチャネル出口領域２ａの上には熱いゲート
熱酸化膜７ｂが形成されるため、チャネル形成時にチャ
ネル出口領域２ａに電子が十分蓄積されず、蓄積抵抗が
大きくなり、その結果、オン抵抗が大きくなってしまう
ことが判明した。
報に開示の技術においては、チャネル形成部分での具体
的構成について十分な検討が行われていない。本発明者
等は、この点について鋭意検討を行ったところ、トレン
チ６内には薄いゲート熱酸化膜７ａと厚いゲート熱酸化
膜７ｂが形成されるため、図９（ｂ）のチャネル部分の
拡大図に示すように、厚いゲート熱酸化膜７ｂは、屈曲
した形状になる。ここで、ｐ型エピタキシャル層３とｎ
- 型エピタキシャル層２の境界位置をＡ、厚いゲート熱
酸化膜７ｂの屈曲位置をＢ、薄いゲート熱酸化膜７ａと
厚いゲート熱酸化膜７ｂとが接する位置をＣとしたと
き、深さ方向の位置関係がＡ＞Ｃになるように、ｐ型エ
ピタキシャル層３の厚さ、トレンチ６の深さ、厚いゲー
ト熱酸化膜７ｂの膜厚が設定されると、ｎ- 型エピタキ
シャル層２のチャネル出口領域２ａの上には熱いゲート
熱酸化膜７ｂが形成されるため、チャネル形成時にチャ
ネル出口領域２ａに電子が十分蓄積されず、蓄積抵抗が
大きくなり、その結果、オン抵抗が大きくなってしまう
ことが判明した。
【０００８】従って、本発明は、上述したＳｉＣ半導体
装置においてオン抵抗を低減することを目的とする。
装置においてオン抵抗を低減することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明においては、高抵抗半導体層
と第２導電型の半導体層の境界位置をＡ、トレンチの側
部に形成されたゲート熱酸化膜とトレンチの底部に形成
されたゲート熱酸化膜とが接する位置をＣとしたとき、
Ａ、Ｃの深さ方向の位置関係がＡ＜Ｃになるように設定
したことを特徴としている。
め、請求項１に記載の発明においては、高抵抗半導体層
と第２導電型の半導体層の境界位置をＡ、トレンチの側
部に形成されたゲート熱酸化膜とトレンチの底部に形成
されたゲート熱酸化膜とが接する位置をＣとしたとき、
Ａ、Ｃの深さ方向の位置関係がＡ＜Ｃになるように設定
したことを特徴としている。
【００１０】従って、半導体基板のチャネル出口領域上
に、トレンチの側部に形成された薄いゲート熱酸化膜が
形成されるため、チャネル形成時にチャネル出口領域に
電子が十分蓄積される。従って、蓄積抵抗が小さくな
り、オン抵抗を小さくすることができる。また、請求項
２に記載の発明のように、トレンチの底部に形成された
厚いゲート熱酸化膜の屈曲位置をＢとしたとき、Ａ、
Ｂ、Ｃの深さ方向の位置関係がＡ＜Ｂ＜Ｃになるように
設定したことを特徴としている。
に、トレンチの側部に形成された薄いゲート熱酸化膜が
形成されるため、チャネル形成時にチャネル出口領域に
電子が十分蓄積される。従って、蓄積抵抗が小さくな
り、オン抵抗を小さくすることができる。また、請求項
２に記載の発明のように、トレンチの底部に形成された
厚いゲート熱酸化膜の屈曲位置をＢとしたとき、Ａ、
Ｂ、Ｃの深さ方向の位置関係がＡ＜Ｂ＜Ｃになるように
設定したことを特徴としている。
【００１１】この場合、チャネル出口領域上で薄いゲー
ト熱酸化膜が形成される領域が大きくなるため、そのチ
ャネル出口領域での電子の蓄積量が大きくなり、オン抵
抗をより低減することができる。
ト熱酸化膜が形成される領域が大きくなるため、そのチ
ャネル出口領域での電子の蓄積量が大きくなり、オン抵
抗をより低減することができる。
【００１２】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図１（ａ）に、本実施形態に係るＳ
ｉＣパワーＭＯＳＦＥＴの断面図を示す。その基本的な
構成は、図から分かるように図９（ａ）に示すものと同
じである。しかしながら、本実施形態においては、図１
（ｂ）のチャネル部分の拡大図に示すように、Ａ、Ｂ、
Ｃの深さ方向の位置関係がＡ＜Ｂ＜Ｃになるように、ｐ
型エピタキシャル層３の厚さ、トレンチ６の深さ、厚い
ゲート熱酸化膜７ｂの膜厚が設定されている。
について説明する。図１（ａ）に、本実施形態に係るＳ
ｉＣパワーＭＯＳＦＥＴの断面図を示す。その基本的な
構成は、図から分かるように図９（ａ）に示すものと同
じである。しかしながら、本実施形態においては、図１
（ｂ）のチャネル部分の拡大図に示すように、Ａ、Ｂ、
Ｃの深さ方向の位置関係がＡ＜Ｂ＜Ｃになるように、ｐ
型エピタキシャル層３の厚さ、トレンチ６の深さ、厚い
ゲート熱酸化膜７ｂの膜厚が設定されている。
【００１３】このような設定にすることにより、ｎ- 型
エピタキシャル層２のチャネル出口領域２ａ上に薄いゲ
ート熱酸化膜７ａが形成され、チャネル形成時にチャネ
ル出口領域２ａに電子が十分蓄積されるため、蓄積抵抗
が小さくなり、その結果、オン抵抗が小さくなる。次
に、上記したトレンチゲート型パワーＭＯＳＦＥＴの製
造工程を、図２〜図８を用いて、詳細に説明する。
エピタキシャル層２のチャネル出口領域２ａ上に薄いゲ
ート熱酸化膜７ａが形成され、チャネル形成時にチャネ
ル出口領域２ａに電子が十分蓄積されるため、蓄積抵抗
が小さくなり、その結果、オン抵抗が小さくなる。次
に、上記したトレンチゲート型パワーＭＯＳＦＥＴの製
造工程を、図２〜図８を用いて、詳細に説明する。
【００１４】まず、図２に示すように、表面の面方位が
（０００１−）カーボン面である低抵抗のｎ+ 型単結晶
ＳｉＣの半導体基板１を用意する。そして、その表面
に、キャリア密度が１×１０16ｃｍ-3程度で厚さが３〜
４μｍのｎ- 型エピタキシャル層２と、キャリア密度が
１×１０17ｃｍ-3程度で厚さが２μｍのｐ型エピタキシ
ャル層３を順次積層する。このようにして、半導体基板
１、ｎ- 型エピタキシャル層２、ｐ型エピタキシャル層
３とからなるＳｉＣ基板１００を構成する。この場合、
半導体基板１の結晶軸を、ＳｉＣ基板１００の表面に垂
直な軸に対し約３．５°〜８°傾けてあるため、ｐ型エ
ピタキシャル層３の主表面の面方位は、略（０００１
−）カーボン面となる。
（０００１−）カーボン面である低抵抗のｎ+ 型単結晶
ＳｉＣの半導体基板１を用意する。そして、その表面
に、キャリア密度が１×１０16ｃｍ-3程度で厚さが３〜
４μｍのｎ- 型エピタキシャル層２と、キャリア密度が
１×１０17ｃｍ-3程度で厚さが２μｍのｐ型エピタキシ
ャル層３を順次積層する。このようにして、半導体基板
１、ｎ- 型エピタキシャル層２、ｐ型エピタキシャル層
３とからなるＳｉＣ基板１００を構成する。この場合、
半導体基板１の結晶軸を、ＳｉＣ基板１００の表面に垂
直な軸に対し約３．５°〜８°傾けてあるため、ｐ型エ
ピタキシャル層３の主表面の面方位は、略（０００１
−）カーボン面となる。
【００１５】続いて、図３に示すように、ｐ型エピタキ
シャル層３に対しマスク材１２を用いてイオン注入法に
より表面のキャリア濃度が１×１０19ｃｍ-3程度で接合
深さが０．５μｍのｎ+ ソース領域５を形成する。次
に、マスク材１２を除去した後、図４に示すように、マ
スク材１３を用いて反応性イオンエッチング（ＲＩＥ）
法により、ｎ+ ソース領域５とｐ型エピタキシャル層３
を貫通しｎ- 型エピタキシャル層２に達する深さ２．７
μｍのトレンチ６を形成する。このトレンチ６は、ｐ型
エピタキシャル層３の表面に垂直な側面６ａおよびｐ型
エピタキシャル層３の表面に平行な底面６ｂを有する。
シャル層３に対しマスク材１２を用いてイオン注入法に
より表面のキャリア濃度が１×１０19ｃｍ-3程度で接合
深さが０．５μｍのｎ+ ソース領域５を形成する。次
に、マスク材１２を除去した後、図４に示すように、マ
スク材１３を用いて反応性イオンエッチング（ＲＩＥ）
法により、ｎ+ ソース領域５とｐ型エピタキシャル層３
を貫通しｎ- 型エピタキシャル層２に達する深さ２．７
μｍのトレンチ６を形成する。このトレンチ６は、ｐ型
エピタキシャル層３の表面に垂直な側面６ａおよびｐ型
エピタキシャル層３の表面に平行な底面６ｂを有する。
【００１６】この後、図５に示すように、熱酸化法によ
りトレンチ内壁に犠牲酸化膜としての熱酸化膜１５を１
１００℃で５時間程度の熱酸化工程により形成する。こ
の熱酸化により、ＲＩＥ法で形成されたトレンチ内壁の
ダメージ層が酸化される。なお、熱酸化膜１５は、トレ
ンチ６の側面６ａで厚さ５０ｎｍ、トレンチ６の底面６
ｂに厚さ５００ｎｍになる。
りトレンチ内壁に犠牲酸化膜としての熱酸化膜１５を１
１００℃で５時間程度の熱酸化工程により形成する。こ
の熱酸化により、ＲＩＥ法で形成されたトレンチ内壁の
ダメージ層が酸化される。なお、熱酸化膜１５は、トレ
ンチ６の側面６ａで厚さ５０ｎｍ、トレンチ６の底面６
ｂに厚さ５００ｎｍになる。
【００１７】そして、図６に示すように、この熱酸化膜
１５を弗酸により除去した後、マスク材１３を除去す
る。この熱酸化膜１５を除去することにより、トレンチ
内壁のダメージ層を除去する。次に、図７に示すよう
に、熱酸化法によりゲート熱酸化膜７を１１００℃で５
時間程度の一度の熱酸化工程により形成する、この熱酸
化によりトレンチ６の側面６ａに位置する厚さが５０ｎ
ｍの薄いゲート熱酸化膜７ａと、トレンチ６の底面６ｂ
に位置する厚さが５００ｎｍの厚いゲート熱酸化膜７ｂ
が形成される。さらに、ｎ+ ソース領域５上には厚さが
５００ｎｍの厚いゲート熱酸化膜７ｃが形成される。
１５を弗酸により除去した後、マスク材１３を除去す
る。この熱酸化膜１５を除去することにより、トレンチ
内壁のダメージ層を除去する。次に、図７に示すよう
に、熱酸化法によりゲート熱酸化膜７を１１００℃で５
時間程度の一度の熱酸化工程により形成する、この熱酸
化によりトレンチ６の側面６ａに位置する厚さが５０ｎ
ｍの薄いゲート熱酸化膜７ａと、トレンチ６の底面６ｂ
に位置する厚さが５００ｎｍの厚いゲート熱酸化膜７ｂ
が形成される。さらに、ｎ+ ソース領域５上には厚さが
５００ｎｍの厚いゲート熱酸化膜７ｃが形成される。
【００１８】ここで、ｐ型エピタキシャル層３の厚さが
２μｍ、トレンチ６の深さが２．７μｍ、厚いゲート熱
酸化膜７ｂの厚さが５００ｎｍであるため、ｐ型エピタ
キシャル層３とｎ- 型エピタキシャル層２の境界位置
Ａ、厚いゲート熱酸化膜７ｂの屈曲位置Ｂ、薄いゲート
熱酸化膜７ａと厚いゲート熱酸化膜７ｂとが接する位置
Ｃの、深さ方向の位置関係がＡ＜Ｂ＜Ｃになる。
２μｍ、トレンチ６の深さが２．７μｍ、厚いゲート熱
酸化膜７ｂの厚さが５００ｎｍであるため、ｐ型エピタ
キシャル層３とｎ- 型エピタキシャル層２の境界位置
Ａ、厚いゲート熱酸化膜７ｂの屈曲位置Ｂ、薄いゲート
熱酸化膜７ａと厚いゲート熱酸化膜７ｂとが接する位置
Ｃの、深さ方向の位置関係がＡ＜Ｂ＜Ｃになる。
【００１９】続いて、図８に示すように、トレンチ６内
を、第１及び第２ポリシリコン層８ａ、８ｂにより順次
埋め戻す。この後、第１及び第２ポリシリコン層８ａ、
８ｂ上を含めたゲート熱酸化膜７上に、ＣＶＤ法により
層間絶縁層９を形成し、ソースコンタクト予定位置のｎ
+ソース領域５とｐ型エピタキシャル層３の表面上にあ
るゲート熱酸化膜７と層間絶縁層９を除去する。そし
て、ｎ+ ソース領域５とｐ型エピタキシャル層３及び層
間絶縁層９上にソース電極層１０を形成するとともに、
ｎ+ 型単結晶ＳｉＣ基板１の裏面にドレイン電極層１１
を形成して、図１（ａ）に示すＳｉＣパワーＭＯＳＦＥ
Ｔを完成させる。
を、第１及び第２ポリシリコン層８ａ、８ｂにより順次
埋め戻す。この後、第１及び第２ポリシリコン層８ａ、
８ｂ上を含めたゲート熱酸化膜７上に、ＣＶＤ法により
層間絶縁層９を形成し、ソースコンタクト予定位置のｎ
+ソース領域５とｐ型エピタキシャル層３の表面上にあ
るゲート熱酸化膜７と層間絶縁層９を除去する。そし
て、ｎ+ ソース領域５とｐ型エピタキシャル層３及び層
間絶縁層９上にソース電極層１０を形成するとともに、
ｎ+ 型単結晶ＳｉＣ基板１の裏面にドレイン電極層１１
を形成して、図１（ａ）に示すＳｉＣパワーＭＯＳＦＥ
Ｔを完成させる。
【００２０】上記した製造方法によれば、トレンチ６内
のダメージ層を犠牲酸化によって除去しているから、ト
レンチ６の内壁にダメージ層がなく、かつトレンチ６の
底部のコーナー部に丸みが付けられた構造となる。従っ
て、ｐ型エピタキシャル層３の表面がチャネルとなっ
て、ソース・ドレイン間に電流が流れる際のＭＯＳ界面
特性を向上でき、またトレンチ６の底部のコーナー部に
丸みが付けられているのでゲート・ドレイン間の耐圧を
高くすることができる。
のダメージ層を犠牲酸化によって除去しているから、ト
レンチ６の内壁にダメージ層がなく、かつトレンチ６の
底部のコーナー部に丸みが付けられた構造となる。従っ
て、ｐ型エピタキシャル層３の表面がチャネルとなっ
て、ソース・ドレイン間に電流が流れる際のＭＯＳ界面
特性を向上でき、またトレンチ６の底部のコーナー部に
丸みが付けられているのでゲート・ドレイン間の耐圧を
高くすることができる。
【００２１】なお、特開平７−３２６７５５号公報に
は、上記した犠牲酸化を行わずに縦型パワーＭＯＳＦＥ
Ｔを製造するものが開示されているが、そのような製造
方法であっても、上記したＡ＜Ｂ＜Ｃの関係を満たすも
のであれば、上記したのと同様の効果を得ることができ
る。また、Ａ、Ｂの深さ方向の位置関係は、Ａ＜Ｂでな
くＡ＞Ｂであってもよいが、Ａ＜Ｂとした方が、チャネ
ル出口領域２ａ上で薄いゲート熱酸化膜７ａが形成され
る領域が大きくなるため、その領域２ａでの電子の蓄積
量が大きくなり、オン抵抗をより低減することができ
る。
は、上記した犠牲酸化を行わずに縦型パワーＭＯＳＦＥ
Ｔを製造するものが開示されているが、そのような製造
方法であっても、上記したＡ＜Ｂ＜Ｃの関係を満たすも
のであれば、上記したのと同様の効果を得ることができ
る。また、Ａ、Ｂの深さ方向の位置関係は、Ａ＜Ｂでな
くＡ＞Ｂであってもよいが、Ａ＜Ｂとした方が、チャネ
ル出口領域２ａ上で薄いゲート熱酸化膜７ａが形成され
る領域が大きくなるため、その領域２ａでの電子の蓄積
量が大きくなり、オン抵抗をより低減することができ
る。
【００２２】また、トレンチ６の側面は半導体表面に対
して垂直であるものに限らず、ＲＩＥ法の条件を変更し
て、トレンチ６の側面に対し所望の傾斜角度を有するも
のであってもよい。なお、本明細書において、六方晶系
の単結晶ＳｉＣの面方位を表す場合、本来ならば所要の
数字の上にバーを付した表現をとるべきであるが、表現
手段に制約があるため、所要の数字の上にバーを付す表
現の代わりに、所要数字の後ろに「−」を付して表現し
ている。
して垂直であるものに限らず、ＲＩＥ法の条件を変更し
て、トレンチ６の側面に対し所望の傾斜角度を有するも
のであってもよい。なお、本明細書において、六方晶系
の単結晶ＳｉＣの面方位を表す場合、本来ならば所要の
数字の上にバーを付した表現をとるべきであるが、表現
手段に制約があるため、所要の数字の上にバーを付す表
現の代わりに、所要数字の後ろに「−」を付して表現し
ている。
【図１】本発明の一実施形態を示す縦型パワーＭＯＳＦ
ＥＴの断面図である。
ＥＴの断面図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程
を説明するための断面図である。
を説明するための断面図である。
【図３】図２に続く製造工程を説明するための断面図で
ある。
ある。
【図４】図３に続く製造工程を説明するための断面図で
ある。
ある。
【図５】図４に続く製造工程を説明するための断面図で
ある。
ある。
【図６】図５に続く製造工程を説明するための断面図で
ある。
ある。
【図７】図６に続く製造工程を説明するための断面図で
ある。
ある。
【図８】図７に続く製造工程を説明するための断面図で
ある。
ある。
【図９】従来の縦型パワーＭＯＳＦＥＴの断面図であ
る。
る。
１…低抵抗半導体層としての半導体基板、２…高抵抗半
導体層としてのｎ- 型エピタキシャル層、３…第２導電
型の半導体層としてのｐ型エピタキシャル層、５…半導
体領域としてのｎ+ ソース領域、６…トレンチ、６ａ…
側面（側部）、６ｂ…底面（底部）、７…ゲート熱酸化
膜、８…ゲート電極層、１０…第１の電極層としてのソ
ース電極層、１１…第２の電極層としてのドレイン電極
層、１００…ＳｉＣ基板。
導体層としてのｎ- 型エピタキシャル層、３…第２導電
型の半導体層としてのｐ型エピタキシャル層、５…半導
体領域としてのｎ+ ソース領域、６…トレンチ、６ａ…
側面（側部）、６ｂ…底面（底部）、７…ゲート熱酸化
膜、８…ゲート電極層、１０…第１の電極層としてのソ
ース電極層、１１…第２の電極層としてのドレイン電極
層、１００…ＳｉＣ基板。
Claims (2)
- 【請求項１】 第１導電型の低抵抗半導体層と第１導電
型の高抵抗半導体層と第２導電型の半導体層とが順次積
層され、かつ前記第２導電型の半導体層の主表面の面方
位が略（０００１−）カーボン面である六方晶系の単結
晶炭化珪素よりなる半導体基板と、 前記第２導電型の半導体層の表面の所定領域に形成され
た第１導電型の半導体領域と、 前記主表面から前記半導体領域と前記第２導電型の半導
体層を貫通して前記高抵抗半導体層に達し、側部および
底部を有するトレンチと、 前記トレンチの側部および底部に形成され、かつ前記ト
レンチの側部での膜厚に比べ前記トレンチの底部での膜
厚の方が厚いゲート熱酸化膜と、 前記トレンチ内における前記ゲート熱酸化膜の内側に形
成されたゲート電極層と、 前記主表面のうち少なくとも前記半導体領域の一部の表
面上に形成された第２導電型の電極層と、 前記半導体基板の裏面側に形成された第２の電極層とを
備え、 前記高抵抗半導体層と前記第２導電型の半導体層の境界
位置をＡ、前記トレンチの側部に形成されたゲート熱酸
化膜と前記トレンチの底部に形成されたゲート熱酸化膜
とが接する位置をＣとしたとき、Ａ、Ｃの深さ方向の位
置関係がＡ＜Ｃになるように設定されていることを特徴
とする炭化珪素半導体装置。 - 【請求項２】 前記トレンチの底部に形成されたゲート
熱酸化膜は屈曲形状をしており、その屈曲位置をＢとし
たとき、Ａ、Ｂ、Ｃの深さ方向の位置関係がＡ＜Ｂ＜Ｃ
になるように設定されていることを特徴とする請求項１
に記載の炭化珪素半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27512896A JPH10125904A (ja) | 1996-10-17 | 1996-10-17 | 炭化珪素半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27512896A JPH10125904A (ja) | 1996-10-17 | 1996-10-17 | 炭化珪素半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125904A true JPH10125904A (ja) | 1998-05-15 |
Family
ID=17551099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27512896A Pending JPH10125904A (ja) | 1996-10-17 | 1996-10-17 | 炭化珪素半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10125904A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100342798B1 (ko) * | 1998-03-19 | 2002-07-03 | 가나이 쓰토무 | 탄화 규소 반도체 스위칭 장치 |
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| WO2008062729A1 (fr) | 2006-11-21 | 2008-05-29 | Sumitomo Electric Industries, Ltd. | Dispositif semiconducteur en carbure de silicium et son procédé de fabrication |
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| JP2012004275A (ja) * | 2010-06-16 | 2012-01-05 | Sumitomo Electric Ind Ltd | 炭化珪素半導体装置の製造方法 |
-
1996
- 1996-10-17 JP JP27512896A patent/JPH10125904A/ja active Pending
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| US8642476B2 (en) | 2010-06-16 | 2014-02-04 | Sumitomo Electric Industries, Ltd. | Method for manufacturing silicon carbide semiconductor device |
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|---|---|---|---|
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