KR100342798B1 - 탄화 규소 반도체 스위칭 장치 - Google Patents
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Abstract
본 발명의 반도체 스위칭 디바이스는 제 1 도전형인 육방 대칭성의 탄화규소 단결정 및 제 1 도전형에 반대되는 제 2 도전형이고 탄화규소 단결정 내에 위치하는 반도체 영역을 포함한다. 제 1 도전형의 탄화규소 단결정 및 제 2 도전형의 반도체 영역은 pn 접합을 형성한다. pn 접합 인터페이스는 탄화규소 단일 결정의 표면으로부터 깊이 방향으로 연장하는 인터페이스를 가지며 이 인터페이스는 탄화규소 단결정의 <1120> 방향과 평행한 또는 거의 평행한 결정면을 포함하여 리크 전류를 감소시킨다.
Description
최근 실리콘으로는 적응이 곤란한 환경에 있어서 사용 가능한 반도체 스위칭 장치, 혹은 실리콘으로는 달성할 수 없는 성능을 갖는 반도체 장치용 재료로서 탄화 규소(실리콘 카바이드, SiC)가 주목받고 있다.
탄화 규소는 실리콘(SiC)에 비해서 밴드 갭이 3배 가까이나 크기 때문에, 실리콘의 적응 한계 온도(150℃)보다도 훨씬 높은 온도에서 적용 가능하다. 또, 절연 파괴 전계가 한자리수 가깝게 크기 때문에, 동일 내전압에서 설계한 전력용 반도체 장치에 있어서, 그 통전할 때의 저항을 실리콘을 이용한 경우의 1/10 이하로 저감시킬 수 있다.
이들 탄화 규소의 뛰어난 성질은 모두 탄화 규소의 결정에 있어서 탄소와 규소의 결합력이 극히 견고함에 기인하는 것이지만, 그것은 다른 면에서는 반도체 장치를 형성하는 방법에 있어서 각종 곤란함을 갖게 하는 원인이 된다.
예를 들면, p 또는 n 형의 반도체 결정 기판 표면의 일부에 반대 도전형 반도체 영역을 형성할 경우, 실리콘에 있어서는 확산법이 통상 이용된다. 그러나,탄화 규소에서는 결합이 견고하기 때문에 결정중의 불순물 원소의 확산 속도가 극히 느리다. 때문에 탄화 규소에 있어서 확산법을 적용한다고 하면 2000℃이상의 온도와 긴 처리 시간을 필요로 하게 되기 때문에 실용상 거의 적용 곤란하다. 따라서, 탄화 규소를 소재로 하여 반도체 장치를 형성할 경우에는 일본 특개평 6-151860호 공보에 있어서 도시되어 있는 바와 같이 반도체 영역을 형성하기 위해 필요한 원소 이온을 수십에서 수백 kV의 가속 전압에 의해 반도체 결정 기판 표면에 피복된 마스크의 개구부에 주입한다고 하는, 이른바 이온 주입법이 이용된다.
그러나, 이 이온 주입법에 있어서는 주입할 때에 결정에 다수의 결함이 도입된다고 하는 문제점이 있다. 이들 결함을 회복하고 주입층에 있어서 불순물 원소를 활성화시키기 위해 통상 열처리가 행해진다. 탄화 규소의 경우, 1400℃에서 1700℃의 고온에서의 열처리가 시험되고 있지만, 예를 들면 Silicon Carbide and Related Materials 1995(Proceedings of the Sixth International Conference) p.513 에 도시된 바와 같이 열처리에 의해서도 다수의 결함이 잔류한다. 이와 같은 잔류 결함은 탄화 규소를 이용한 반도체 스위칭 장치의 pn 접합에 역방향 전압이 인가된 경우에 생기는 리크 전류의 원인이 된다.
본 발명은 탄화 규소를 사용한 반도체 스위칭 장치에 관한 것이다.
도 1은 육방정계 결정 탄화 규소 단결정의 단위 격자에 있어서의 결정면 및 결정 방위를 도시하는 구조도이다.
도 2는 본 발명을 실시한 접합형 전계 효과 트랜지스터의 사시도 및 평면도이다.
도 3은 도 2의 접합형 전계 효과 트랜지스터의 게이터층 내에 있어서의 결정 결함 모양을 도시하는 도면이다.
도 4는 도 2 및 도 3에 있어서의 드리프트층 및 게이트층으로부터 이루는 pn 접합부만의 단면도이다.
도 5는 SiC 단결정에 형성된 pn 접합의 리크 전류의 분포도이다.
도 6은 pn 접합 경계면이 <1100> 방향으로 평행한 경우의 접합형 전계 효과 트랜지스터의 사시도 및 평면도이다.
도 7은 붕소의 이온 주입에 의해 형성된 pn 접합의 단면도이다.
도 8은 본 발명을 실시한 MOS 전계 효과 트랜지스터의 사시도 및 평면도이다.
도 9는 본 발명을 실시한 절연 게이트 바이폴러 트랜지스터의 사시도 및 평면도이다.
<발명의 개시>
본 발명에 의한 반도체 스위칭 장치는 육방정계 결정 대칭성을 가지는 제1의 도전형(p형 또는 n형)의 탄화 규소 단결정과 이 탄화 규소 단결정 내에 위치하는 제1의 도전형과는 반대의 제2의 도전형을 가지는 반도체 영역을 구비하고 있다.제1의 도전형의 탄화 규소 단결정과 제2의 도전형을 가지는 반도체 영역은 pn 접합을 형성한다. pn 접합 경계면은 탄화 규소 단결정 표면에 대해 깊이 방향으로 늘어나는 경계면을 갖고, 또 이 경계면은 탄화 규소 단결정의 <1120> 방향으로 평행 또는 대략 평행한 결정면을 포함한다. 여기에서 방위 지수「2」에 덧붙여 적은 밑줄은 지수 상에「-」를 덧붙여 기록하는 결정학에 있어서의 관례적인 표기 방법과 같은 의미를 갖는다. 후술한 바와 같이 제 2의 도전형을 가지는 반도체 영역에 있어서 <1120> 방향으로 평행 또는 평행으로부터 기울어진 각도로 해서 수도(數度) 이내에 있는 대략 평행한 결정면에 발생하는 결정 결함은 그 사이즈가 다른 결정면에 발생하는 결정 결함보다도 작다. 그 때문에 <1120> 방향으로 평행 또는 대략 평행한 결정면에서 발생하는 리크 전류 밀도는 다른 결정면에서 발생하는 리크 전류 밀도보다도 작다. 따라서, pn 접합 경계면이 <1120> 방향으로 평행 또는 대략 평행한 결정면을 포함함으로써, 탄화 규소 단결정이 이용되는 반도체 스위칭 장치의 리크 전류가 저감된다.
본 발명자들은 이온 주입 등에 의해 불순물이 도입된 탄화 규소 단결정 중에 잔류하는 결함을 상세하게 관찰함으로써 다음에 서술하는 바와 같이 육방정계 결정 탄화 규소 단결정에 있어서의 결함 모양에 관한 신규 지식을 얻었다. 이러한 탄화 규소 단결정에 형성된 불순물층의 단면을 여러 방향에서 관찰한 결과, 결함의 형태 및 분포는 관찰 방향에 의해 달라져 있고, 탄화 규소 단결정의 결정학적인 방위 지수 <1120> 방향에서 관찰한 경우에는 결함의 사이즈가 크고, 한편, <1100> 방향에서 관찰한 경우에는 사이즈가 작거나 거의 볼 수 없다.
도 1 (a), (b), (c)는 육방정계 결정 탄화 규소 단결정의 단위 격자에 있어서 {0001}, {1100}, {1120} 각 결정면 및 <1100>, <1120> 각 방위를 도시하는 구조 설명도이다. <1100>, <1120> 방위는 각각 {1100}, {1120} 각 결정면과 수직인 방위가 된다. 또, <1120> 방향과 <1100> 방향을 이루는 각은 90도 혹은 30도이다.
또한, 탄화 규소 단결정 표면에 대해 깊이 방향으로 늘어나는 pn 접합 경계면에 포함되는 탄화 규소 단결정의 <1120> 방향으로 평행 또는 대략 평행한 결정면의 분할이 큰 것이 바람직하다. 본 발명자의 검토에 의하면, 그 분할은 pn 접합 경계면에 있어서의 탄화 규소 단결정 표면에 대해 깊이 방향으로 늘어나는 경계면 전체의 반보다도 큰 것이 바람직하다.
본 발명은 pn 접합을 가지고, 동작 상태나 저지 상태에 있어서 pn 접합으로부터 공핍층이 넓어지는 것과 같은 반도체 스위칭 장치에 적용할 수 있다. 또한 본 발명은 반도체 스위칭 장치 내에 캐리어를 주입하기 위한 pn 접합을 가지는 반도체 스위칭 장치에도 적용할 수 있다. 이 경우, 본 발명은 pn 접합으로부터의 캐리어 주입 효율을 향상하고, 반도체 스위칭 장치의 온 전압이나 전력 손실을 저감하는 효과가 있다.
<발명을 실시하기 위한 최적의 형태>
도 2는 본 발명을 실시한 접합형 전계 효과 트랜지스터의 사시도 및 반도체 영역만을 그린 평면도이다. 본 실시예는 육방정계 결정인 4H-SiC를 반도체 재료로 하여 형성된 것이다. 저 저항의 n형 (n+형) 탄화 규소 단결정 웨이퍼(21)에 접해서 고 저항의 n형 (n-형)의 드리프트층(22)이 에피텍셜 성장에 의해 설치된다. 이 드리프트층의 표면 일부에 알루미늄 이온 주입에 의해 p형의 게이트층(23)이 설치된다. 그 때, 드리프트층(22)과 게이트층(23) 사이의 경계면은 평행이 아닌 주된 pn 접합면이 4H-SiC <1120> 방향으로 평행이 되도록 형성된다. 드리프트층(22) 표면의 다른 일부에는 질소 이온 주입에 의해 n+형 소스층(28)이 설치된다. 소스층(28)에는 소스 전극(25)이 옴 접촉하고, n+형 웨이퍼(21) 표면에는 드레인 전극(27)이 옴 접촉한다. 또한 게이트층(23)에는 게이트 전극(26)이 설치된다.
도 3은 도 2의 접합형 전계 효과 트랜지스터의 게이트층(23) 내에 있어서의 결정 결함의 모양을 도시하는 사시도 및 평면도이다. 도 3에 있어서는 간단하게 하기 위해 도 2에 있어서의 n+형 소스층(28), 소스 전극(25) 및 게이트 전극(26)은 생략되어 있다.
도 2의 사시도가 도시하는 것과 같이, 게이트(23) 내에 있어서의 4H-SiC의 <1120> 방향으로 평행한 결정면에 생기는 결정 결함(15)은 <1120> 방향으로 수직인 결정면에 생기는 결정 결함(14) 보다도 작다. 도 2 및 도 3에 있어서의 드리프트층(22) 및 게이트층(23)으로 이루는 pn 접합부만의 단면도를 도 4에 도시한다. (a)는 탄화 규소 단결정의 <1120>에서 관찰한 경우, (b)는 <1100> 방향에서 관찰한 경우이다. pn 접합을 형성하기 위해서는 n+형 4H-SiC 단결정 웨이퍼가 렌즈 표면 연마되어 8도 오프 각도를 붙인 {0001} 면상에 10㎛의 n형 4H-SiC 에피텍셜 성장층을 형성하고, 그 에피텍셜 성장층의 표면에서 약 0.3㎛ 까지 p형 불순물인 알루미늄을 이온 주입한 후, 불활성 분위기 중에 있어서 1700℃에서 30분 열처리한다.여기에서 단결정 웨이퍼 표면의 결정면에 오프 각도를 붙이는 것은 결함이 적은 고품질의 에피텍셜층을 성장시키기 위한 공지의 기술이고, 통상 1도에서 10도의 범위 내에서 적절하게 선택된다. 도 4에 있어서 검은색 점 (14, 15)으로 도시되는 결정 결함이 표면에서 0.3㎛ 깊이의 범위에서 보이지만, <1120> 방향에서 보면 다른 방향에서 봤을 경우보다도 결정 결함이 크다. 또한 <1120> 방향으로 평행한 결정면이 관찰되는 <1100> 방향에서 보면 다른 방향에서 봤을 경우보다도 결정 결함이 적다. 또 본 발명자의 더욱 상세한 관찰에 의하면, 이러한 결정 결함의 모양은 <1120> 방향으로 평행한 방향으로부터의 각도의 기울기가 3°정도 이내인 대략 평행한 결정면의 경우에도 동일하다.
한편, 도 2의 평면도가 도시하는 바와 같이, 게이트층(23)의 형상은 가늘고 긴 스트라이프형이고, 또 그 스트라이프의 긴 방향이 에피텍셜 성장층의 표면인 {0001}면에 있어서 <1120> 방향으로 평행하다. 그렇기 때문에 게이트층(23)과 드리프트층(22)의 경계면에 있어서의 에피텍셜 성장층의 표면에 대하여 깊이 방향으로 늘어나는 부분 (사시도에 있어서의 게이트층(23)의 측면부)에 있어서는 게이트층(23)의 긴 방향을 따라 <1120>에 평행한 결정면이 7~8할을 차지한다. 이것에 대해, <1120> 방향으로 수직인 결정면이 되는 것은 게이트층(23)의 긴 방향의 단부에 있어서 곡률을 가지는 경계면의 일부이다. 따라서 게이트층(23)과 드리프트층(22)의 경계면의 에피텍셜 성장층 표면에 대하여 깊이 방향으로 늘어나는 부분의 pn 접합부에 있어서 결정 결함은 거의가 작은 결함이 된다. 이것에 의해 pn 접합부에 역방향 전압이 인가되는 경우, 리크 전류를 작게 할 수 있다. 또한 본 실시 예에있어서는 에피텍셜 성장층 표면인 {0001}면이 <1120> 방향으로 평행이기 때문에 게이트층(23)과 드리프트층(22) 경계면의 에피텍셜 성장층 표면에 대하여 평행한 부분 (사시도에 있어서의 게이트층(23)의 저면부)도 <1120> 방향으로 평행한 결정면이 된다. 이것에 의해 게이트층(23)과 드리프트층(22) 경계면의 에피텍셜 성장층 표면에 대하여 평행한 부분에서 발생하는 리크 전류도 작게 되기 때문에, 실질적 pn 접합의 전체에서 발생하는 리크 전류가 저감된다.
도 2의 접합형 전계 효과 트랜지스터의 소스 전극(25)과 게이트 전극(26)과의 사이에 역 바이어스 전압을 인가하면 게이트층(23)과 드리프트층(22) 경계면의 pn 접합으로부터 공핍층이 넓어져, 드레인 전극(27)과 소스 전극(25)의 사이에 인가된 주전압이 저지된다. 이 때 공핍층 내의 전계 강도는 평면 형상의 pn 접합보다도 곡률을 가지는 pn 접합 쪽이 크다. 본 실시예에 있어서는 게이트층(23)의 긴 방향 및 그 긴 방향의 단부에 있어서 pn 접합이 곡률을 가지기 때문에, 전계 강도가 크게 된다. 그렇기 때문에 pn 접합부에 커다란 결정 결함이 있으면 리크 전류가 크게 된다. 그러나 본 실시예에 있어서 상술한 바와 같이 게이트층(23)의 긴 방향이 <1120> 방향으로 평행이기 때문에, 곡률을 가지는 pn 접합 경계면에 있어서의 결정 결함이 대부분 작은 것이고, 리크 전류에 대한 게이트층(23) 결정 결함의 영향은 적다. 또한 pn 접합 경계면의 평면 형상 부분도 <1120> 방향으로 평행한 결정면이기 때문에 pn 접합 경계면의 전체에 있어서의 결정 결함의 대부분이 작은 것이 된다. 따라서 본 실시예에 의하면 SiC 반도체 결정에 있어서의 pn 접합부에서 발생하는 리크 전류를 작게 할 수 있다.
도 5는 SiC 단결정에 형성된 각종의 pn 접합에 역방향 전압을 인가했을 때의 리크 전류의 분포를 도시한다. pn 접합 경계면이 <1100> 방향으로 평행한 경우는 다음 도 6의 사시도 및 평면도에 도시하는 접합형 전계 효과 트랜지스터에 있어서의 게이트층(23)과 드리프트층(22)으로 이루어지는 pn 접합에 상당한다. 도 6에 있어서는 게이트층(23)은 도 2의 경우에 대하여 90도 회전한 방향으로 형성된다. 즉, 주된 pn 접합 경계면이 <1100> 방향으로 평행이 되도록 설치된다. pn 접합 경계면이 <1120> 방향으로 평행한 경우, <1100> 방향으로 평행한 경우 및 임의의 방향인 경우 내에서 본 발명에 의한 <1120> 방향에 평행한 경우가 가장 리크 전류가 작게 된다.
도 2의 실시예에서는 게이트층(23)을 알루미늄에 의해 형성했지만, 게이트층(23)은 다른 p형 불순물의 이온 주입에서도 형성할 수 있다. 도 7은 그 일례이고 붕소의 이온 주입에 의해 게이트층을 형성한 도 2와 같은 구조의 접합형 전계 효과 트랜지스터에 있어서의 게이트층(23)과 드리프트층(22)으로 이루어지는 pn 접합부의 단면도이다. (a)는 탄화 규소 단결정의 <1120> 방향에서 관찰한 경우, (b)는 <1100> 방향에서 관찰한 경우이다. pn 접합을 형성하는 방법은 대부분 도 4의 접합과 같지만, 알루미늄 대신으로 붕소를 이온 주입하는 점만이 다르다. 도 7에 있어서 검은색 점(14)으로 도시되는 결정 결함이 <1120> 방향에서는 표면으로부터 0.1㎛ 깊이 범위에 보여지지만, 다른 방향인 <1100> 방향에서는 대부분 보이지 않는다. 따라서, 알루미늄 대신에 붕소를 이용해도 pn 접합에서 발생하는 리크 전류를 작게 할 수 있다. 이 점은 후술하는 다른 실시예에 있어서도 마찬가지이다.
또, 에피텍셜 층의 표면은 도 5의 실시예에서는 <1120> 방향으로 평행한 {1100} 면이지만, 다른 결정면으로 하여도 된다. 이유는 다음과 같다. 알루미늄의 도입에 의해 발생하는 결정 결함 밀도는 에피텍셜층의 표면으로부터 깊이 방향을 따라서 에피텍셜층의 내부로 감에 따라 감소한다. pn 접합에 있어서의 에피텍셜층의 표면에 대해서 평행한 부분은 알루미늄 도입 영역의 가장 내부에 상당하기 때문에 이 부분의 결정 결함은 그 밀도가 작고, 대부분 리크 전류에 영향이 없다. 따라서, 도 5의 실시예에 있어서 에피텍셜층의 표면을 <1120> 방향으로 평행이 아닌 다른 결정면에서도 리크 전류는 작아진다. 이 점은 전술한 붕소를 이용한 경우 및 후술하는 실시예에 대해서도 동일하다.
도 8은 본 발명을 MOS 전계 효과 트랜지스터에 적용한 경우의 사시도 및 반도체 영역만을 그린 평면도이다. 저저항 n형(n+형) 탄화 규소 단결정(21)에 접하여 고저항 n형(n-형)의 드리프트층(22)이 에피텍셜 성장에 의해 설치된다. 이 드리프트층(22) 표면 일부에 알루미늄 이온 주입에 의하여 p형 채널층(24)이 설치된다. 채널층(24)은 도 2의 실시예에 있어서의 게이트층(23)과 같은 스트라이프 형상을 가진다. 드리프트층(22)과 채널층(24) 간의 표면과는 평행이 아닌 주된 pn 접합면이 4H-SiC의 <1120> 방향으로 평행이 되도록 형성된다. 드리프트층(22) 표면의 일부에는 질소 이온 주입에 의해 n+형 소스층(28)이 설치된다. n+형 소스층(28)에는소스 전극(25)이 옴 접촉하고, n+형 탄화 규소 단결정(21)에는 드레인 전극(27)이 옴 접촉한다. 또한, 채널층(29)의 표면에는 게이트 절연막(29)을 통해서 게이트 전극(26)이 설치된다.
도 8에 있어서 드레인 전극(27)과 소스 전극(25) 사이에 드레인 전극(27)쪽을 고전위로 하는 주전압을 인가하고, 게이트 전극(26)을 소스 전극(25)과 같은 전위 또는 소스 전극(25)보다도 저전위로 하면, 채널층(24)과 드리프트층(22)의 pn 접합 경계면으로부터 각각의 층내에 공핍층이 넓어지고, 본 실시예의 MOS 전계 효과형 트랜지스터는 저지 상태가 된다. 이 때 도 2의 실시예에 대해서 상세하게 서술한 바와 같이 pn 접합 경계면에 있어서 에피텍셜 성장층의 표면에 대해 깊이 방향으로 늘어나는 부분은 거의 <1120> 방향으로 평행한 결정면이 되기 때문에 나타나는 결함은 대부분 작은 것이다. 따라서 본 실시예에 있어서도 리크 전류가 저감된다.
도 9는 본 발명을 절연 게이트형의 바이폴러 트랜지스터에 적용한 경우의 사시도 및 반도체 영역만을 그린 평면도이다. 저저항 p형 (p+형)탄화 규소 단결정(31)에 접해서 저저항 n+형층(32) 및 고저항 n-형층(33)이 에피텍셜 성장에 의해 순차적으로 설치된다. 이 n-형층(33) 표면의 일부에 알루미늄 이온 주입에 의해 p형층(34)이 설치된다. p형층(34)은 도 2, 도 8의 실시예에 있어서의 게이트층 및 채널층과 같은 스트라이프 형상을 가진다. 그 때, n-형층(33)과 p형층(34) 간의표면과는 평행이 아닌 주된 pn 접합면이 4H-SiC의 <1120> 방향으로 평행이 되도록 형성된다. p형층(34)의 표면 일부에는 질소 이온 주입에 의해 n+형층(35)이 설치된다. p형층(34)과 n+형층(35)에 접해서 에미터 전극(36)이 옴 접촉하고, p+형 탄화 규소 단결정(31)에는 콜렉터 전극(37)이 옴 접촉한다. 또한 p+형층(34) 표면에는 게이트 절연막(39)을 통해서 게이트 전극(38)이 설치된다.
도 9에 있어서 콜렉터 전극(37)과 에미터 전극(36) 사이에 콜렉터 전극(37) 쪽을 고전위로 하는 주전압을 인가하고, 게이트 전극(38)을 에미터 전극(36)과 같은 전위 또는 에미터 전극(36) 보다도 저전위로 하면, p형층(34)과 n-형층(33)의 pn 접합 경계면으로부터 각각의 층내에 공핍층이 넓어지고, 본 실시예의 절연 게이트 바이폴러 트랜지스터는 저지 상태로 된다. 이 때, 도 2의 실시예에 대해서 상세히 서술한 바와 같이 pn 접합 경계면에 있어서의 에피텍셜 성장층 표면에 대해 깊이 방향으로 늘어나는 부분은 거의 <1120> 방향으로 평행한 결정면이 되기 때문에 나타나는 결함은 대부분 작은 것이다. 따라서, 본 실시예에 있어서도 리크 전류가 저감된다.
본 발명에 의하면 육방정계 결정 탄화 규소의 단결정을 소재로 하고, pn 접합을 갖는 반도체 장치의 누설 전류를 저감하는 것이 가능하게 되고 신뢰성을 대폭으로 향상할 수 있다.
Claims (10)
- 육방정계(hexagonal)의 결정 대칭성을 갖는 제 1 도전형의 탄화 규소 단결정과, 상기 탄화 규소 단결정 내에 위치하고 상기 제 1의 도전형과는 반대의 제 2 도전형을 갖는 반도체 영역을 구비하는 반도체 스위칭 장치에 있어서,상기 탄화 규소 단결정의 표면에 대해 깊이 방향으로 연장하는, 상기 탄화 규소 단결정과 상기 반도체 영역과의 사이의 pn 접합 경계면이 <1120> 방향에 대해 평행한 또는 대략 평행한 결정면을 포함하는 반도체 스위칭 장치.
- 제 1 항에 있어서, 상기 결정면이 상기 pn 접합 경계면의 반보다도 큰 면적을 차지하는 반도체 스위칭 장치.
- 제 1 항에 있어서, 반도체 스위칭 장치가 주전압을 저지하고 있을 때 상기 pn 접합으로부터 상기 반도체 영역으로 공핍층이 넓어지는 반도체 스위칭 장치.
- 제 1 항에 있어서, 상기 반도체 영역에 있어서의 상기 제 2 도전형의 불순물이 이온 주입법에 의해 상기 탄화 규소 단결정에 도입되는 반도체 스위칭 장치.
- 제 1 항에 있어서, 상기 표면이 <1120> 방향에 대해 평행한 또는 대략 평행한 결정면인 반도체 스위칭 장치.
- 제 5 항에 있어서, 상기 표면이 {0001} 결정면 혹은 {0001} 결정면을 1도에서 10도의 범위 내에서 경사시킨 결정면인 반도체 스위칭 장치.
- 제 5 항에 있어서, 상기 반도체 영역은 상기 표면에 접하고 상기 표면에 대해 깊이 방향으로 연장되는 반도체 스위칭 장치.
- 제 7 항에 있어서, 상기 반도체 영역은 길이 방향이 상기 표면에 평행한 스트라이프형인 반도체 스위칭 장치.
- 제 8 항에 있어서, 상기 길이 방향은 <1120> 방향에 대해 평행한 또는 대략 평행한 반도체 스위칭 장치.
- 제 1 항에 있어서, 상기 반도체 영역의 상기 제 2 도전형 불순물은 알루미늄 또는 붕소인 반도체 스위칭 장치.
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| JP4784178B2 (ja) * | 2005-07-01 | 2011-10-05 | 株式会社日立製作所 | 半導体装置 |
| JP5068009B2 (ja) * | 2005-09-14 | 2012-11-07 | 三菱電機株式会社 | 炭化ケイ素半導体装置 |
| CN101132030B (zh) * | 2007-08-24 | 2011-08-03 | 中国科学院上海硅酸盐研究所 | 一种高耐压碳化硅光导开关 |
| EP2528098B1 (en) * | 2010-01-19 | 2019-01-02 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device and method of manufacturing same |
| CA2740244A1 (en) * | 2010-01-27 | 2011-07-27 | Sumitomo Electric Industries, Ltd. | Silicon carbide semiconductor device and method of manufacturing thereof |
| CN102157597A (zh) * | 2010-02-11 | 2011-08-17 | 中国科学院上海硅酸盐研究所 | 一种光控碳化硅光电导开关 |
| EP3780114A1 (en) * | 2010-12-27 | 2021-02-17 | Sumitomo Electric Industries, Ltd. | Silicon carbide substrate, semiconductor device, method for producing silicon carbide substrate, and method for producing semiconductor device |
| JP6278549B2 (ja) * | 2012-03-30 | 2018-02-14 | 富士電機株式会社 | 半導体装置 |
| JP2016004955A (ja) * | 2014-06-19 | 2016-01-12 | 三菱電機株式会社 | 炭化珪素半導体装置及びその製造方法 |
| CN104737912B (zh) * | 2015-03-31 | 2017-09-15 | 临沂大学 | 一种非洲菊组培快繁培养基及其培育方法 |
| JP6745458B2 (ja) * | 2015-04-15 | 2020-08-26 | パナソニックＩｐマネジメント株式会社 | 半導体素子 |
| US9773924B2 (en) | 2015-04-22 | 2017-09-26 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device having barrier region and edge termination region enclosing barrier region |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR880014686A (ko) * | 1987-05-22 | 1988-12-24 | 야마모도 다꾸마 | 게이트 절연층으로 단결정 실리콘 카바이드를 사용하는 반도체 전계효과 트랜지스터 |
| JPH057016A (ja) * | 1991-02-14 | 1993-01-14 | Toshiba Corp | 半導体発光素子及びその製造方法 |
| KR950034829A (ko) * | 1994-04-06 | 1995-12-28 | 이시마루 쓰네오 | 반도체장치 및 그의 제조방법 |
| US5744826A (en) * | 1996-01-23 | 1998-04-28 | Denso Corporation | Silicon carbide semiconductor device and process for its production |
| JPH10125904A (ja) * | 1996-10-17 | 1998-05-15 | Denso Corp | 炭化珪素半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3146694B2 (ja) | 1992-11-12 | 2001-03-19 | 富士電機株式会社 | 炭化けい素ｍｏｓｆｅｔおよび炭化けい素ｍｏｓｆｅｔの製造方法 |
| JP2910573B2 (ja) * | 1993-09-10 | 1999-06-23 | 株式会社日立製作所 | 電界効果トランジスタ及びその製造方法 |
| WO1995034915A1 (en) * | 1994-06-13 | 1995-12-21 | Abb Research Ltd. | Semiconductor device in silicon carbide |
| US5736753A (en) * | 1994-09-12 | 1998-04-07 | Hitachi, Ltd. | Semiconductor device for improved power conversion having a hexagonal-system single-crystal silicon carbide |
| JP3158973B2 (ja) * | 1995-07-20 | 2001-04-23 | 富士電機株式会社 | 炭化けい素縦型ｆｅｔ |
| FR2738394B1 (fr) * | 1995-09-06 | 1998-06-26 | Nippon Denso Co | Dispositif a semi-conducteur en carbure de silicium, et son procede de fabrication |
| JPH10107263A (ja) | 1996-09-27 | 1998-04-24 | Fuji Electric Co Ltd | 絶縁ゲート型炭化ケイ素半導体装置 |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR880014686A (ko) * | 1987-05-22 | 1988-12-24 | 야마모도 다꾸마 | 게이트 절연층으로 단결정 실리콘 카바이드를 사용하는 반도체 전계효과 트랜지스터 |
| JPH057016A (ja) * | 1991-02-14 | 1993-01-14 | Toshiba Corp | 半導体発光素子及びその製造方法 |
| KR950034829A (ko) * | 1994-04-06 | 1995-12-28 | 이시마루 쓰네오 | 반도체장치 및 그의 제조방법 |
| US5744826A (en) * | 1996-01-23 | 1998-04-28 | Denso Corporation | Silicon carbide semiconductor device and process for its production |
| JPH10125904A (ja) * | 1996-10-17 | 1998-05-15 | Denso Corp | 炭化珪素半導体装置 |
Also Published As
| Publication number | Publication date |
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