WO1999048153A1 - Dispositif de commutation a semi-conducteur au carbure de silicium - Google Patents

Dispositif de commutation a semi-conducteur au carbure de silicium Download PDF

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silicon carbide
crystal
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Toshiyuki Oono
Takayuki Iwasaki
Tsutomu Yatsuo
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Hitachi, Ltd.
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Definitions

  • the present invention relates to a semiconductor switching device using silicon carbide. Background art
  • silicon switching (silicon carbide, silicon carbide) has been used as a material for semiconductor switching devices that can be used in environments where it is difficult to adapt to silicon, or for semiconductor devices having performance that silicon cannot achieve.
  • S i C is attracting attention.
  • Silicon carbide has a band gap nearly three times greater than that of silicon (SiC), so it has a temperature much higher than the silicon's adaptive limit temperature (150 ° C). Is applicable.
  • the dielectric breakdown electric field is nearly an order of magnitude higher, in a power semiconductor device designed with the same withstand voltage, the resistance when energized can be reduced to 110 or less when silicon is used. it can. All of these excellent properties of silicon carbide are attributable to the extremely strong bonding force between carbon and silicon in the silicon carbide crystal, but on the other hand, there are various difficulties in the method of forming semiconductor devices. This can cause
  • a diffusion method is usually used in silicon.
  • silicon carbide has a strong bond, the diffusion speed of impurity elements in the crystal is extremely low. Therefore, if the diffusion method is applied to silicon carbide, a high temperature of 200 ° C. or more and a long processing time are required. It is practically difficult to apply practically. Therefore, when a semiconductor device is formed using silicon carbide as a material, as described in JP-A-6-151860, ions of elements necessary for forming a semiconductor region are formed. Is injected into the opening of the mask covered on the surface of the semiconductor crystal substrate by an acceleration voltage of several tens to several hundreds of kV, which is a so-called ion implantation method.
  • this ion implantation method has a problem that a large number of defects are introduced into the crystal during the implantation. Heat treatment is usually performed to recover these defects and activate the impurity element in the implantation layer. In the case of silicon carbide, heat treatment at a high temperature of 140 ° C. to 170 ° C. Attempted forces, e.g., as shown in Silicon Carbide and Related Materials 1995 (Proceedings of the Sixth International Conference), p. . Such a residual defect causes a leakage current when a reverse voltage is applied to the pn junction of a semiconductor switching device using silicon carbide. Disclosure of the invention
  • a semiconductor switching device includes a first conductivity type (P-type or n-type) silicon carbide single crystal having hexagonal symmetry, and a first conductivity type located in the silicon carbide single crystal. And a semiconductor region having the opposite second conductivity type.
  • the first conductivity type silicon carbide single crystal and the semiconductor region having the second conductivity type form a pn junction.
  • the pn junction interface has an interface extending in the depth direction with respect to the surface of the silicon carbide single crystal, and the bracket interface is a crystal plane parallel or substantially parallel to the ⁇ 110> direction, unlike a silicon carbide single crystal. including.
  • the underline added to the azimuth index “2” means that “1” is added above the index.
  • the present inventors have observed in detail defects remaining in a silicon carbide single crystal in which impurities have been introduced into the silicon carbide single crystal by ion implantation or the like, and as described below, hexagonal silicon carbide New knowledge was obtained on the appearance of defects in single crystals. As a result of observing the cross section of the impurity layer formed in such a silicon carbide single crystal from various directions, the morphology and distribution of defects are different depending on the observation direction. When observed from the ⁇ 110> direction, the size of the defect is large, while when observed from the 1 ⁇ 100> direction, the size of the defect is small or almost invisible.
  • FIG. 1 (a), (b) and (c) show the crystal planes of ⁇ 0 0 1 ⁇ , ⁇ 1 J_0 0 ⁇ , ⁇ 1 1 0 ⁇ and ⁇ 1 ⁇ 0 0 0 in the unit cell of hexagonal silicon carbide.
  • FIG. 2 is a structural explanatory view showing each direction.
  • the ⁇ 1 ⁇ 0 0> and 1100> orientations are perpendicular to the ⁇ 1 ⁇ 0 0 ⁇ and ⁇ 1 1 ⁇ crystal planes, respectively.
  • the angle between the ⁇ 1 1 0> direction and the ⁇ 1 ⁇ 0 0> direction is 90 degrees or 30 degrees.
  • the Pn junction interface extending in the depth direction with respect to the surface of the silicon carbide single crystal It is preferable that the proportion of crystal planes parallel or substantially parallel to the ⁇ 11__0> direction contained in the silicon carbide single crystal is large. According to the study of the present inventors, the ratio is preferably larger than half of the entire interface extending in the depth direction with respect to the surface of the silicon carbide single crystal at the Pn junction interface.
  • the present invention can be applied to a semiconductor switching device having a pn junction and in which a depletion layer spreads from the pn junction in an operating state or a blocking state. Further, the present invention can be applied to a semiconductor switching device having a P n junction for injecting carriers into the semiconductor switching device. In this case, the present invention has the effects of improving the carrier injection efficiency from the pn junction and reducing the on-voltage and power loss of the semiconductor switching device.
  • FIG. 1 is a structural diagram showing a crystal plane and a crystal orientation in a unit cell of a hexagonal silicon carbide single crystal.
  • FIG. 2 is a perspective view and a plan view of a junction type field effect transistor embodying the present invention.
  • FIG. 3 is a view showing a state of a crystal defect in a gate layer of the junction field-effect transistor of FIG.
  • FIG. 4 is a cross-sectional view of only the Pn junction composed of the drift layer and the gate layer in FIGS. 2 and 3.
  • FIG. 5 is a distribution diagram of a leakage current of a pn junction formed in a SiC single crystal.
  • FIG. 6 is a perspective view and a plan view of a junction field-effect transistor when the pn junction interface is parallel to the ⁇ 1 J_00> direction.
  • FIG. 7 is a cross-sectional view of a pn junction formed by boron ion implantation.
  • FIG. 8 is a perspective view and a plan view of a MOS field-effect transistor embodying the present invention.
  • FIG. 9 is a perspective view and a plan view of an insulated gate bipolar transistor embodying the present invention. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 2 is a perspective view of a junction field effect transistor embodying the present invention and a plan view depicting only a semiconductor region.
  • a hexagonal 4H—SiC is used as a semiconductor material.
  • a low-resistance n-type (n-type) drift layer 22 is provided in contact with low-resistance n-type (n + -type) silicon carbide single crystal wafer 21 by epitaxy.
  • a p-type gate layer 23 is provided on a part of the surface of the drift layer by aluminum ion implantation. At this time, the main pn junction surface, which is not parallel to the interface between the drift layer 22 and the gate layer 23, is formed so as to be parallel to the ⁇ 110> direction of 4H-SiC. You.
  • n + -type source layer 28 is provided on the other part of the surface of the drift layer 22 by nitrogen ion implantation.
  • a source electrode 25 is in low contact with the source layer 28, and a drain electrode 27 is in low contact with the back surface of the n + type wafer 21.
  • a gate electrode 26 is provided on the gate layer 23.
  • FIG. 3 is a perspective view and a plan view showing a state of a crystal defect in the gate layer 23 of the junction field-effect transistor of FIG. 3, the n-type source layer 28, the source electrode 25, and the gate electrode 26 in FIG. 2 are omitted for simplicity.
  • FIG. 4 is a cross-sectional view of only the pn junction composed of the drift layer 22 and the gate layer 23 in FIGS. 2 and 3.
  • (A) is a silicon carbide single crystal when observed from the 110> direction
  • (b) is a case when observed from the ⁇ 1 ⁇ 0> direction.
  • a 4 H—S i C single crystal wafer is mirror-polished and an 8 ° off-angled ⁇ 0 0 1 ⁇ plane is used to form a 1 O m n-type 4 H-S i C epitaxial growth layer, After ion-implanting aluminum, which is a p-type impurity, to about 0.3 ⁇ m from the surface of the epitaxial growth layer, heat treatment is performed at 170 ° C. for 30 minutes in an inert atmosphere.
  • forming an off-angle on the crystal plane of the single-crystal wafer surface is a known technique for growing a high-quality epitaxy layer with few defects, and is usually within a range of 1 ° to 10 °. Is selected as appropriate.
  • crystal defects indicated by black points (14, 15) are seen at a depth of about 0.3 tm from the surface, but when viewed from the ⁇ 11 ⁇ _0> direction, Crystal defects are larger than when viewed from the direction.
  • a crystal plane parallel to the ⁇ 110> direction is observed, and the crystal defects are smaller when viewed from the ⁇ 100> direction than when viewed from other directions. According to a more detailed observation of the present inventors, such a state of the crystal defect is substantially parallel when the angle deviation from the direction parallel to the 110> direction is within about 3 °. The same applies to the case of a different crystal plane.
  • the shape of the gate layer 23 is an elongated stripe shape, and the longitudinal direction of the stripe is the surface of the epitaxial growth layer ⁇ On the ⁇ 0 0 0 1 ⁇ plane, it is parallel to the ⁇ 11_0> direction. Therefore, a portion extending in the depth direction with respect to the surface of the epitaxial growth layer at the interface between the gate layer 23 and the drift layer 22 (in the perspective view). In the side portion of the gate layer 23), 70 to 80% of the crystal planes along the longitudinal direction of the gate layer 23 and parallel to 110> are occupied.
  • the crystal plane perpendicular to the ⁇ 110> direction is a part of the interface having a curvature at the end of the gate layer 23 in the longitudinal direction. Therefore, most of the crystal defects at the Pn junction in the portion extending in the depth direction with respect to the surface of the epitaxial growth layer at the interface between the gate layer 23 and the drift layer 22 become small defects. . Thus, when a reverse voltage is applied to the pn junction, the leakage current can be reduced.
  • the ⁇ 00001 ⁇ plane which is the surface of the epitaxial growth layer, is parallel to the ⁇ 110> direction, so that the gate layer 23 and the drift layer 2
  • the gate layer 23 and the drift layer 2 There is a portion parallel to the surface of the epitaxial growth layer at the interface 2 (the bottom surface of the gate layer 23 in the perspective view) and a crystal plane parallel to the ⁇ 10> direction.
  • a leak current generated at a portion parallel to the surface of the epitaxial growth layer at the interface between the gate layer 23 and the drift layer 22 is also reduced, so that the Pn junction is substantially reduced.
  • the leakage current generated as a whole is reduced.
  • the longitudinal direction of the gate layer 23 is parallel to the ⁇ 111> direction, it has a curvature.
  • the crystal defects at the Pn junction interface are almost small, and the influence of the crystal defects of the gate layer 23 on the leak current is small.
  • most of the crystal defects in the entire pn junction interface are small because the pn junction interface has a plane portion and a crystal plane parallel to the 11 1 ⁇ _ 0> direction. Therefore, according to the present embodiment, it is possible to reduce the leak current generated at the pn junction in the SiC semiconductor crystal.
  • FIG. 5 shows the distribution of the leakage current when a reverse voltage is applied to various pn junctions formed in the SiC single crystal.
  • the pn junction interface is parallel to the ⁇ 1 J_00> direction, the pn junction consisting of the gate layer 23 and the drift layer 22 in the junction field-effect transistor shown in the perspective view and plan view of Fig. 6 is gradually increased. Equivalent to joining.
  • the gate layer 23 is formed in a direction rotated 90 degrees with respect to the case of FIG. That is, the main pn junction interface is provided so as to be parallel to the ⁇ 1 ⁇ 0 0> direction.
  • the leakage current becomes the smallest.
  • the gate layer 23 is formed of aluminum, but the gate layer 23 can be formed by ion implantation of another p-type impurity.
  • FIG. 7 shows an example of this.
  • the gate layer 23 and the drift layer 2 are formed.
  • FIG. 3 is a cross-sectional view of a pn junction made of No. (A) is a case observed from the ⁇ 110> direction of the silicon carbide single crystal, and (b) is a case observed from the ⁇ 110> direction.
  • the method of forming the Pn junction is almost the same as that of the pn junction in Fig.
  • black dots (14) indicate Crystal defects are observed at a depth of about 0.1 / m from the surface in the ⁇ 110> direction, but are hardly seen in the other ⁇ 1J_0> direction. Therefore, even if boron is used instead of aluminum, the leakage current generated at the pn junction can be reduced. This is the same in other embodiments described later.
  • the surface of the epitaxial layer is not the embodiment of FIG. 5 but a ⁇ 100 ⁇ plane parallel to the 11 ⁇ _0> direction, but may be another crystal plane.
  • the reasons are as follows.
  • the crystal defect density generated by the introduction of aluminum decreases as going from the surface of the epitaxial layer to the inside of the epitaxial layer along the depth direction. Since the part parallel to the surface of the epitaxial layer in the pn junction corresponds to the innermost part of the aluminum-introduced region, the crystal defects in this part have a small density and hardly affect the leakage current . Therefore, in the embodiment of FIG. 5, even if the surface of the epitaxial layer is another crystal plane that is not parallel to the ⁇ 110> direction, the leak current becomes small. This point is the same in the case of using the above-described boron and in other embodiments described later.
  • FIG. 8 is a perspective view when the present invention is applied to a MOS field effect transistor and a plan view depicting only a semiconductor region.
  • a low-resistance n-type (n-type) drift layer 22 is provided in contact with low-resistance n-type (n + -type) silicon carbide single crystal wafer 21 by epitaxy.
  • a p-type channel layer 24 is provided on a part of the surface of the drift layer 22 by aluminum ion implantation.
  • the channel layer 24 has the same stripe shape as the gate layer 23 in the embodiment of FIG.
  • the main pn junction surface not parallel to the surface between the drift layer 22 and the channel layer 24 is formed so as to be parallel to the ⁇ 110> direction of 4H-SiC.
  • n + -type source layer 28 is provided by elementary ion implantation.
  • the source electrode 25 is in ohmic contact with the n + -type source layer 28, and the drain electrode 27 is in ohmic contact with the n + -type silicon carbide single crystal wafer 21.
  • a gate electrode 26 is provided on the surface of the channel layer 29 via a gate insulating film 29.
  • a main voltage is applied between the drain electrode 27 and the source electrode 25 so that the drain electrode 27 has a higher potential, and the gate electrode 26 is kept at the same potential as the source electrode 25.
  • the potential is lower than that of the source electrode 25, a depletion layer spreads in each layer from the pn junction interface between the channel layer 24 and the drift layer 22.
  • the effect transistor is turned off.
  • the portion extending in the depth direction with respect to the surface of the epitaxial growth layer at the pn junction interface is almost parallel to the 110> direction. Since it becomes a crystal plane, the defects appearing are almost small. Therefore, also in the present embodiment, the leak current is reduced.
  • FIG. 9 is a perspective view when the present invention is applied to an insulated gate bipolar transistor and a plan view depicting only a semiconductor region.
  • a low-resistance P-type (P + -type) silicon carbide single-crystal wafer 31 is in contact with a low-resistance n + -type layer 32 and a high-resistance n-type layer 33 by epitaxy.
  • the p-type layer 34 is provided on a part of the surface of the n-type layer 33 by aluminum ion implantation.
  • the P-type layer 34 has the same stripe shape as the gate layer and the channel layer in the embodiment shown in FIGS.
  • the main pn junction surface which is not parallel to the surface between the n-type layer 33 and the p-type layer 34, is formed so as to be parallel to the 110> direction like 4H-SiC .
  • An n + -type layer 35 is provided on a part of the surface of the p-type layer 34 by nitrogen ion implantation.
  • p-type layer The emitter electrode 36 is in ohmic contact with the layer 34 and the n + -type layer 35, and the collector electrode 37 is in ohmic contact with the P + -type silicon carbide single crystal wafer 31.
  • a gate electrode 38 is provided on the surface of the P + type layer 34 via a gate insulating film 39.
  • a main voltage is applied between the collector electrode 37 and the emitter electrode 36 so that the collector electrode 37 has a higher potential, and the gate electrode 38 is connected to the emitter electrode.
  • the potential is the same as that of the electrode 36 or lower than that of the emitter electrode 36
  • a depletion layer spreads in each layer from the pn junction interface between the p-type layer 34 and the n-type layer 33.
  • the insulated gate bipolar transistor of this embodiment is in the blocking state.
  • the portion of the pn junction interface extending in the depth direction with respect to the surface of the epitaxial growth layer is almost parallel to the ⁇ 110> direction. Since it becomes a crystal plane, the defects that appear are almost small. Therefore, also in the present embodiment, the leak current is reduced.
  • the present invention it is possible to reduce the leakage current of a semiconductor device having a pn junction using a single crystal of hexagonal silicon carbide as a material, and it is possible to significantly improve reliability.

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Description

明 細 書
炭化珪素半導体スィ ツチング装置 技術分野
本発明は、 炭化珪素を使用 した半導体スィ ツチング装置に関する。 背景技術
近年、 シリ コ ンでは適応が困難な環境において使用可能な半導体スィ ツチング装置、 あるいはシ リ コ ンでは達成し得ない性能をもつ半導体装 置用の材料と して炭化珪素 （シリ コ ンカーバイ ド， S i C ) が着目 され ている。
炭化珪素はシリ コ ン （ S i C ) に比べてパン ドギャ ップが 3倍近く も 大きいために、 シ リ コ ンの適応限界温度 （ 1 5 0 °C ) よ り もはるかに高 い温度で適用可能である。 ま た、 絶縁破壊電界が一桁近く 大きいために 同一耐電圧で設計した電力用の半導体装置において、 その通電時の抵抗 をシリ コ ンを用いた場合の 1 1 0以下に低減させる こ とができる。 これらの炭化珪素の優れた性質は、 すべて炭化珪素の結晶における、 炭素と珪素の結合力がきわめて強固である ことに起因する ことであるが それは一方では半導体装置を形成する方法において種々の困難さ をもた らす原因になる。
例えば、 P ま たは n型の半導体結晶基板の表面の一部に反対導電型の 半導体領域を形成する場合、 シリ コ ンにおいては拡散法が通常用いられ る。 しかしながら、 炭化珪素では結合が強固であるために結晶中の不純 物元素の拡散速度が極めて遅い。 そのため、 炭化珪素において拡散法を 適用するとすれば、 2 0 0 0 °C以上の高温と長い処理時間を要する こ と になって しまい実用上ほとんど適用困難である。 従って、 炭化珪素を素 材と して半導体装置を形成する場合には、 特開平 6— 151860 号公報にお いて示されているよ う に、 半導体領域を形成するために必要な元素のィ オンを数十から数百 k Vの加速電圧によって半導体結晶基板の表面に被 覆されたマスクの開口部に注入するという 、 いわゆるイオン注入法が用 いられる。
しかしながら、 このイオン注入法においては、 注入の際に結晶に多数 の欠陥が導入されるという問題点がある。 これらの欠陥を回復し、 注入 層における不純物元素を活性化させるために、 通常、 熱処理が行われる , 炭化珪素の場合、 1 4 0 0 °Cから 1 7 0 0 °Cの高温での熱処理が試みら れている力、'、 例えば Silicon Carbide and Related Materials 1995 (Proceedings of the Sixth International Conference) p . 5 1 3 に 示されているよ う に、 熱処理によ っても多数の欠陥が残留する。 このよ う な残留欠陥は炭化珪素を用いた半導体のスイ ッチング装置の p n接合 に逆方向電圧が印加された場合のリ ーク電流の原因になる。 発明の開示
本発明による半導体スィ ツチング装置は、 六方晶対称性を有する第 1 の導電型 （ P型ま たは n型） の炭化珪素単結晶と、 この炭化珪素単結晶 内に位置する第 1 の導電型とは反対の第 2の導電型を有する半導体領域 とを備えている。 第 1 の導電型の炭化珪素単結晶と第 2の導電型を有す る半導体領域は、 p n接合を形成する。 p n接合界面は、 炭化珪素単結 晶の表面に対し深さ方向に延びる界面を持ち、 かっこの界面は、 炭化珪 素単結晶の く 1 1 0 > 方向に平行ま たは略平行な結晶面を含む。 こ こ で、 方位指数 「 2」 に付記した下線は、 指数の上に 「一」 を付記する結 晶学における慣例的な表記方法と同じ意味を有する。 後述する よう に、 第 2の導電型を有する半導体領域において、 く 1 1^_0〉 方向に平行ま たは、 平行からのずれが角度に して数度以内である略平行な結晶面に発 生する結晶欠陥は、 そのサイズが他の結晶面に発生する結晶欠陥よ り も 小さい。 このため、 く 1 1 0〉 方向に平行ま たは略平行な結晶面で発 生する リ ーク電流密度は、 他の結晶面で発生する リ ーク電流密度よ り も 小さい。 従って、 P n接合界面が < 1 1 ^_ 0〉 方向に平行ま たは略平行 な結晶面を含むことによ り 、 炭化珪素単結晶が用いられる半導体スイ ツ チング装置のリ ーク電流が低減される。
本発明者らは、 イオン注入等によ り炭化珪素単結晶中に不純物を導入 した炭化珪素単結晶中に残留する欠陥を詳細に観察する ことによって、 次に述べるよ う に、 六方晶炭化珪素単結晶における欠陥の様子に関する 新規な知見を得た。 このよ う な炭化珪素単結晶に形成された不純物層の 断面を様々な方向から観察した結果、 欠陥の形態及び分布は観察方向に よって異なっており 、 炭化珪素単結晶の結晶学的な方位指数 〈11 0> 方 向から観察した場合には欠陥のサイ ズが大き く 、 一方、 く 1丄 0 0 > 方 向から観察した場合には欠陥のサイ ズが小さいか、 あるいほとんど見え ない。
第 1 図 （ a ) ( b ) ( c ) は六方晶炭化珪素単結の単位格子における { 0 0 0 1 } , { 1 J_0 0 } , { 1 1 0 } 各結晶面及び 〈 1丄0 0〉 ， 〈 1 1 0 > 各方位を示す構造説明図である。 < 1丄 0 0〉 ， く 11 0> 方位は各々 { 1丄0 0 } ， { 1 1 } 各結晶面と垂直な方位となる。 ま た、 < 1 1 0 > 方向と < 1丄 0 0〉 方向のなす角は 9 0度あるいは 3 0度である。
なお、 炭化珪素単結晶の表面に対し深さ方向に延びる P n接合界面に 含まれる、 炭化珪素単結晶の く 1 1 _ _ 0 〉 方向に平行ま たは略平行な結 晶面の割合が大きいことが好ま しい。 本発明者の検討によれば、 その割 合は P n接合界面における炭化珪素単結晶の表面に対し深さ方向に延び る界面全体の半分よ り も大きいこ とが好ま しい。
本発明は、 p n接合を有し、 動作状態や阻止状態において p n接合か ら空乏層が広がるよ う な半導体スィ ツチング装置に適用できる。 さ らに、 本発明は、 半導体スイ ッチング装置内にキャ リ アを注入するための P n 接合を有する半導体スイ ッチング装置にも適用できる。 この場合、 本発 明は、 p n接合からのキャ リ アの注入効率を向上し、 半導体スィ ッチン グ装置のオン電圧や電力損失を低減する効果がある。
図面の簡単な説明
第 1 図は、 六方晶炭化珪素単結晶の単位格子における結晶面及び結晶 方位を示す構造図である。
第 2 図は、 本発明を実施した接合型電界効果 トラ ンジスタの斜視図及 び平面図である。
第 3 図は、 第 2 図の接合型電界効果 トランジスタ のゲー ト層内におけ る結晶欠陥の様子を示す図である。
第 4図は、 第 2 図及び第 3 図における ドリ フ ト層及びゲー ト層から成 る P n接合部のみの断面図である。
第 5 図は、 S i C単結晶に形成された p n接合のリ ーク電流の分布図 である。
第 6 図は、 p n接合界面が く 1 J_ 0 0 〉 方向に平行な場合の、 接合型 電界効果トランジスタの斜視図及び平面図である。
第 7 図は、 ホウ素のイオン注入によ り形成した p n接合の断面図であ る。 第 8図は、 本発明を実施した M O S電界効果 トラ ンジスタの斜視図及 び平面図である。
第 9 図は、 本発明を実施した絶縁ゲー トバイポーラ トラ ンジスタの斜 視図及び平面図である。 発明を実施するための最良の形態
第 2 図は本発明を実施した接合型電界効果トラ ンジスタ の斜視図及び 半導体領域のみを描いた平面図である。 本実施例は六方晶である 4 H— S i C を半導体材料と して形成されたものである。 低抵抗 n型 （ n +型） 炭化珪素単結晶ウェハ 2 1 に接 して高抵抗 n型 （ n 型） の ドリ フ ト層 2 2 がェピタ キシャル成長によ り 設けられる。 この ドリ フ ト層の表面の 一部にアルミ ニウムイオン注入によ って p型のゲー ト層 2 3 が設けられ る。 その際、 ドリ フ ト層 2 2 とゲー ト層 2 3 間の界面とは平行ではない 主たる p n接合面が 4 H— S i Cの 〈 1 1 0 〉 方向に平行になるよ う に形成される。 ドリ フ ト層 2 2 の表面の他の一部には窒素イオン注入に よ って n + 型ソース層 2 8 が設けられる。 ソース層 2 8 にはソース電極 2 5 がォ一ミ ック接触し、 n + 型ウェハ 2 1 の裏面には ドレイ ン電極 2 7 がォ一ミ ック接触する。 さ らにゲー ト層 2 3 にはゲー ト電極 2 6 が 設けられる。
第 3図は、 第 2図の接合型電界効果トラ ンジスタのゲー ト層 2 3 内に おける結晶欠陥の様子を示す斜視図及び平面図である。 第 3 図において は、 簡単のため、 第 2 図における n 型ソース層 2 8 ， ソース電極 2 5 及びゲー ト電極 2 6 は省略されている。
第 2 図の斜視図が示すよ う に、 ゲー ト層 2 3 内における 4 H— S i C の く 1 1 2 0 > 方向に平行な結晶面に生ずる結晶欠陥 1 5 は、 〈1 1 20〉 方向に垂直な結晶面に生ずる結晶欠陥 1 4よ り も小さい。 第 2図及び第 3図における ドリ フ ト層 2 2及びゲ一 ト層 2 3から成る p n接合部のみ の断面図を第 4図に示す。 （ a ) は炭化珪素単結晶の く 1 1 0 > 方向 から観察した場合、 （ b ) は 〈 1丄 0 0 > 方向から観察した場合である P n接合を形成するためには、 n + 型 4 H— S i C単結晶ウェハが鏡面 研磨され 8度オフ角度をつけた { 0 0 0 1 } 面上に、 1 O mの n型 4 H - S i Cェピタ キシャル成長層を形成し、 そのェピタ キシャル成長 層の表面から約 0. 3 μ m まで p型不純物であるアルミ ニウムをイオン 注入した後、 不活性雰囲気中において 1 7 0 0 °Cで 3 0分熱処理する。 こ こで、 単結晶ウェハ表面の結晶面にオフ角度をつけるこ とは、 欠陥の 少ない高品質のェピタ キシャル層を成長させるための公知の技術であ り 通常 1度から 1 0度の範囲内で適宜選択される。 第 4図において、 黒色 の点 （ 1 4， 1 5 ) で示される結晶欠陥が表面から約 0. 3 t m の深さ の範囲に見られるが、 < 1 1^_0〉 方向から見ると、 他の方向から見た 場合よ り も、 結晶欠陥が大きい。 さ らに、 く 1 110 > 方向に平行な結 晶面が観察される く 1丄 0 0〉 方向から見ると、 他の方向から見た場合 よ り も、 結晶欠陥が小さい。 なお、 本発明者のさ らに詳細な観察によれ ば、 このよ う な結晶欠陥の様子は、 く 1 1 0 > 方向に平行な方向から の角度のずれが 3 ° 程度以内である略平行な結晶面の場合にも同様であ る。
一方、 第 2図の平面図が示すよ う に、 ゲー ト層 2 3の形状は細長いス トライ プ状であ り 、 かつそのス トライ プの長手方向が、 ェピタ キシャル 成長層の表面である { 0 0 0 1 } 面において、 く 1 1 _0〉 方向に平行 である。 このため、 ゲー ト層 2 3 と ドリ フ ト層 2 2の界面におけるェピ タ キシャル成長層の表面に対して深さ方向に延びる部分 （斜視図におけ るゲー ト層 2 3 の側面部） においては、 ゲ一 卜層 2 3 の長手方向に沿つ た く 1 1 10 〉 に平行な結晶面が 7 ~ 8割を占める。 これに対し、 く 1 1 0〉 方向に垂直な結晶面となるのは、 ゲー ト層 2 3 の長手方向 の端部における曲率を有する界面の一部である。 従って、 ゲー ト層 2 3 と ドリ フ ト層 2 2 の界面のェピタ キシャル成長層の表面に対して深さ方 向に延びる部分の P n接合部における結晶欠陥は、 ほとんどが小さな欠 陥となる。 これによ り 、 p n接合部に逆方向電圧が印加される場合、 リ —ク電流を小さ く する ことができる。 さ らに、 本実施例においては、 ェ ピタ キシャル成長層の表面である { 0 0 0 1 } 面が く 1 1 0 〉 方向に 平行であるため、 ゲー ト層 2 3 と ドリ フ ト層 2 2 の界面のェピタ キシャ ル成長層の表面に対して平行な部分 （斜視図におけるゲー ト層 2 3 の底 面部） も く 1 1 0〉 方向に平行な結晶面となる。 これによ り 、 ゲ一 卜 層 2 3 と ドリ フ ト層 2 2 の界面のェピタ キシャル成長層の表面に対して 平行な部分で発生する リ ーク電流も小さ く なるので、 実質 P n接合の全 体で発生する リ ーク電流が低減される。
第 2 図の接合型電界効果 トランジスタのソース電極 2 5 とゲー ト電極 2 6 との間に逆バイアス電圧を印加すると、 ゲー ト層 2 3 と ドリ フ ト層 2 2 の界面の p n接合から空乏層が広がり 、 ドレイ ン電極 2 7 と ソース 電極 2 5 との間に印加される主電圧が阻止される。 このと き、 空乏層内 の電界強度は、 平面状の p n接合よ り も曲率を有する p n接合の方が大 きい。 本実施例においては、 ゲー ト層 2 3 の長手方向及びその長手方向 の端部における P n接合が曲率を有するので、 電界強度が大き く なる。 このため、 p n接合部に大きな結晶欠陥があると リ ーク電流が大き く な る。 しかしながら、 本実施例においては、 上述したよ う に、 ゲー ト層 2 3 の長手方向が 〈 1 1 2 0 〉 方向に平行であるため、 曲率を有する P n接合界面における結晶欠陥がほとんど小さなものであ り 、 リ ーク電 流に対するゲー ト層 2 3 の結晶欠陥の影響は少ない。 さ らに、 p n接合 界面の平面状部分も く 1 1 ^_ 0 > 方向に平行な結晶面であるから、 p n 接合界面の全体における結晶欠陥のほとんどが小さなものとなる。 従つ て、 本実施例によれば、 S i C半導体結晶における p n接合部で発生す る リ ーク電流を小さ く する ことができる。
第 5 図は、 S i C単結晶に形成された種々の p n接合に逆方向電圧を 印加した際のリ ーク電流の分布を示す。 p n接合界面が く 1 J_ 0 0〉 方 向に平行な場合は、 次第 6 図の斜視図及び平面図に示す接合型電界効果 トランジスタ におけるゲー ト層 2 3 と ドリ フ ト層 2 2 から成る p n接合 に相当する。 第 6 図においては、 ゲー ト層 2 3 は第 2 図の場合に対して 9 0度回転した方向に形成される。 すなわち、 主たる p n接合界面が < 1丄0 0 > 方向に平行になるよ う に設けられる。 p n接合界面が < 1 1 _2_ 0 > 方向に平行な場合、 く 1丄 0 0 > 方向に平行な場合及び任 意の方向の場合の内で、 本発明による く 1 1 0 > 方向に平行な場合が 最も リ ーク電流が小さ く なる。
第 2 図の実施例では、 ゲー ト層 2 3 をアルミ ニウムによ り形成したが、 ゲー ト層 2 3 は他の p型不純物のイオン注入によ っても形成できる。 第 7図は、 その一例であ り 、 ホウ素のイオン注入によ り ゲー ト層を形成し た第 2 図と同じ構造の接合型電界効果 トランジスタ における、 ゲー ト層 2 3 と ドリ フ 卜層 2 2からなる p n接合部の断面図である。 （ a )は炭化 珪素単結晶の 〈 1 1 0 〉 方向から観察した場合、 （ b )は 〈 1丄 0 0〉 方向から観察した場合である。 P n接合を形成する方法は、 ほとんど第 4図の p n接合と同じであるが、 アルミ ニウムの代わり にホウ素をィォ ン注入する点だけが異なる。 第 7 図において、 黒色の点 （ 1 4 ) で示さ れる結晶欠陥が、 く 1 1 0〉 方向からは表面から約 0 . 1 / m の深さ の範囲に見られるが、 他の方向である く 1 J_ 0 0 〉 方向からはほとんど 見られない。 従って、 アルミ ニウムの代わり にホウ素を用いても、 p n 接合で発生する リ ーク電流を小さ く する ことができる。 この点は、 後述 する他の実施例においても同様である。
ま た、 ェピタ キシャル層の表面は、 第 5 図の実施例では く 1 1 ^_ 0〉 方向に平行な { 1 0 0 0 } 面であるが、 他の結晶面と してもよい。 理由 は次の通り である。 アルミ ニウムの導入によ って発生する結晶欠陥密度 は、 ェピタ キシャル層の表面から深さ方向に沿ってェピタ キシャル層の 内部に行く に従って減少する。 p n接合におけるェピタ キシャル層の表 面に対して平行な部分はアルミ ニウム導入領域の最も内部に相当するか ら、 この部分の結晶欠陥は、 その密度が小さ く 、 ほとんどリ ーク電流に 影響しない。 従って、 第 5 図の実施例において、 ェピタ キシャル層の表 面を、 〈 1 1 0 〉 方向に平行ではない他の結晶面と しても、 リ ーク電 流は小さ く なる。 この点は、 前述したホウ素を用いる場合及び後述する 他の実施例についても同様である。
第 8 図は本発明を M O S電界効果 トラ ンジスタ に適用 した場合の斜視 図及び半導体領域のみを描いた平面図である。 低抵抗 n型 （ n + 型） 炭 化珪素単結晶ウェハ 2 1 に接して高抵抗 n型 （ n - 型） の ドリ フ ト層 2 2がェピタ キシャル成長によ り 設けられる。 この ドリ フ ト層 2 2 の表 面の一部にアルミ ニウムイオン注入によ って p型のチャネル層 2 4が設 けられる。 チャネル層 2 4は第 2 図の実施例におけるゲー ト層 2 3 と同 様のス トライ プ形状を有する。 ドリ フ ト層 2 2 とチャネル層 2 4間の表 面とは平行ではない主たる p n接合面が 4 H— S i Cの 〈 1 1 0 > 方 向に平行になるよ う に形成される。 ドリ フ 卜層 2 2 の表面の一部には窒 素イオン注入によって n + 型ソース層 2 8 が設けられる。 n + 型ソース 層 2 8 にはソース電極 2 5がォーミ ック接触し、 n + 型炭化珪素単結晶 ウェハ 2 1 には ドレイ ン電極 2 7 がォーミ ック接触する。 さ らにチヤネ ル層 2 9 の表面にはゲー ト絶縁膜 2 9 を介してゲ一 ト電極 2 6 が設けら れる。
第 8 図において、 ドレイ ン電極 2 7 とソース電極 2 5の間に ドレイ ン 電極 2 7 の方を高電位とする主電圧を印加 し、 ゲー ト電極 2 6 をソース 電極 2 5 と同電位ま たはソース電極 2 5 よ り も低電位にすると、 チヤネ ル層 2 4 と ドリ フ ト層 2 2 の p n接合界面から、 それぞれの層内に空乏 層が広がり 、 本実施例の M 0 S電界効果型 トランジスタは阻止状態とな る。 このと き、 第 2 図の実施例について詳述したよ う に、 p n接合界面 における、 ェピタ キシャル成長層の表面に対して深さ方向に延びる部分 は、 ほとんど く 1 1 0 > 方向に平行な結晶面となるので、 現れる欠陥 はほとんど小さなものである。 従って、 本実施例においても、 リ ーク電 流が低減される。
第 9 図は本発明を絶縁ゲー ト型のバイポーラ トラジスタ に適用 した場 合の斜視図及び半導体領域のみを描いた平面図である。 低抵抗 P型（P + 型） 炭化珪素単結晶ウェハ 3 1 に接して低抵抗 n + 型層 3 2及び高抵抗 n 型層 3 3 がェピタ キシャル成長によ り順次設けられる。 この n 型 層 3 3 の表面の一部にアルミ ニウムイオン注入によ って p型層 3 4が設 けられる。 P型層 3 4は第 2 図， 第 8 図の実施例におけるゲー ト層及び チャネル層と同様のス トライ プ形状を有する。 その際、 n 型層 3 3 と P型層 3 4間の表面とは平行ではない主たる p n接合面が 4 H— S i C の く 1 1 0 > 方向に平行になるよ う に形成される。 p型層 3 4の表面 の一部には窒素イオン注入によって n + 型層 3 5 が設けられる。 p型層 3 4 と n + 型層 3 5 に接してエミ ッタ電極 3 6 がォーミ ック接触し、 P + 型炭化珪素単結晶ウェハ 3 1 にはコ レクタ電極 3 7 がォーミ ック接 触する。 さ らに P + 型層 3 4の表面にはゲー ト絶縁膜 3 9 を介してゲー ト電極 3 8が設けられる。
第 9 図において、 コ レクタ電極 3 7 とェミ ッタ電極 3 6 の間にコ レク タ電極 3 7 の方を高電位とする主電圧を印加し、 ゲ一 卜電極 3 8 をエミ ッタ電極 3 6 と同電位ま たはエミ ッタ電極 3 6 よ リ も低電位にすると、 p型層 3 4 と n 型層 3 3 の p n接合界面から、 それぞれの層内に空乏 層が広がり 、 本実施例の絶縁ゲー トバイポーラ トラ ンジスタは阻止状態 となる。 このと き、 第 2 図の実施例について詳述したよ う に、 p n接合 界面における、 ェピタ キシャル成長層の表面に対して深さ方向に延びる 部分は、 ほとんど < 1 1 0 > 方向に平行な結晶面となるので、 現れる 欠陥はほとんど小さなものである。 従って、 本実施例においても、 リ ー ク電流が低減される。
本発明によれば、 六方晶炭化珪素の単結晶を素材と し、 p n接合をも つ半導体装置の漏れ電流を低減する ことが可能とな り 、 信頼性を大幅に 向上することができる。

Claims

請 求 の 範 囲
1 . 六方晶の結晶対称性を有する第 1 の導電型の炭化珪素単結晶と、 前 記炭化珪素単結晶内に位置する前記第 1 の導電型とは反対の第 2 の導電 型を有する半導体領域と、 を備える半導体スイ ッチング装置において、 前記炭化珪素単結晶の表面に対し深さ方向に延びる、 前記炭化珪素単 結晶と前記半導体領域との間 P n接合界面が、 く 1 1 ^_ 0 〉 方向に平行 ま たは略平行な結晶面を含むこ と を特徴とする半導体スィ ツチング装置。
2 . 請求項 1 に記載の半導体スイ ッチング装置において、 前記結晶面が 前記 P n接合界面の半分よ リ も大きな面積を占める こと を特徴とする半 導体スィ ツチング装置。
3 . 請求項 1 に記載の半導体スイ ッチング装置において、 半導体スイ ツ チング装置が主電圧を阻止しているとき、 前記半導体領域には前記 P n 接合よ リ空乏層が広がつている こ と を特徴とする半導体スィ ツチング装 置。
4 . 請求項 1 に記載の半導体スイ ッチング装置において、 前記半導体領 域における前記第 2 の導電型の不純物が、 イオン注入法によ って前記炭 化珪素単結晶に導入される こと を特徴とする半導体スイ ッチング装置。
5 . 請求項 1 に記載の半導体スイ ッチング装置において、 前記表面が、
< 1 1 _2_ 0 > 方向に平行ま たは略平行な結晶面である こと を特徴とする 半導体スイ ッチング装置。
6 . 請求項 5 に記載の半導体スイ ッチング装置において、 前記表面が
{ 0 0 0 1 } 結晶面あるいは { 0 0 0 1 } 結晶面を 1 度から 1 0度の範 囲内で傾斜させた結晶面である こ と を特徴とする半導体スイ ッチング装 置。
7 . 請求項 5 に記載の半導体スイ ッチング装置において、 前記半導体領 域が、 前記表面に接すると共に前記表面から深さ方向に延びている こ と を特徴とする半導体スイ ッチング装置。
8 . 請求項 7 に記載の半導体スイ ッチング装置において、 前記半導体領 域は、 長手方向が前記表面に平行なス トライ プ状であるこ と を特徴とす る半導体スィ ツチング装置。
9 . 請求項 8 に記載の半導体スイ ッチング装置において、 前記長手方向 は、 〈 1 1 0〉 方向に平行ま たは略平行である ことを特徴とする半導 体スィ ツチング装置。
1 0 . 請求項 1 に記載の半導体スイ ッチング装置において、 前記半導体 領域における前記第 2 の導電型の不純物が、 アルミ ニウムま たはホウ素 である こと を特徴とする半導体スィ ツチング装置。
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