JPS63289960A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPS63289960A JPS63289960A JP62125135A JP12513587A JPS63289960A JP S63289960 A JPS63289960 A JP S63289960A JP 62125135 A JP62125135 A JP 62125135A JP 12513587 A JP12513587 A JP 12513587A JP S63289960 A JPS63289960 A JP S63289960A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
- H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
シリコン基板上にエピタキシャル成長させた単結晶シリ
コンカーバイド（ＳｉＣ）膜を介してゲート電極を設け
たことを特徴とする電界効果トランジスタ。
コンカーバイド（ＳｉＣ）膜を介してゲート電極を設け
たことを特徴とする電界効果トランジスタ。
本発明は、電界効果トランジスタ（ＦＥＴ： Ｆｉｅ
ｌｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に係り、特
に集積度の高い半導体集積回路の能動素子として好適な
高負荷駆動能力を有する新規なＦＥＴに関するものであ
る。
ｌｄＥｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に係り、特
に集積度の高い半導体集積回路の能動素子として好適な
高負荷駆動能力を有する新規なＦＥＴに関するものであ
る。
従来、集積度の高い半導体集積回路の能動素子としてＭ
ＯＳ （Ｍｅｔａｌ−Ｏｘｉｄｅ−３ｅｍｉｃｏｎｄｕ
ｃｔｏｒ） ＦＥＴが広く用いられてきた。これには、
基板のシリコン（Ｓｉ）を熱酸化することにより、ＭＯ
Ｓ ＦＥＴのゲート絶縁膜として絶縁性・界面特性とも
良好な二酸化シリコン（ＳｉＯ□）膜を容易に形成でき
ることが大きく寄与している。
ＯＳ （Ｍｅｔａｌ−Ｏｘｉｄｅ−３ｅｍｉｃｏｎｄｕ
ｃｔｏｒ） ＦＥＴが広く用いられてきた。これには、
基板のシリコン（Ｓｉ）を熱酸化することにより、ＭＯ
Ｓ ＦＥＴのゲート絶縁膜として絶縁性・界面特性とも
良好な二酸化シリコン（ＳｉＯ□）膜を容易に形成でき
ることが大きく寄与している。
ＭＯＳ ＰＥＴは、そのドレイン電流が近似的に実効チ
ャネル長とゲート絶縁膜厚に反比例するので、高集積化
すべく素子を微細化することが、即、素子の高速化に不
可欠な電流駆動能力の増大につながるという半導体集積
回路用能動素子として好ましい性質があり、高集積化・
高速化のためにその微細化が進められた結果、現在、実
効ゲート長（Ｌｅｆｆ）が０．２５μｍで、ゲート絶縁
膜の厚さが５０人のものが試作されるまでに至っている
。
ャネル長とゲート絶縁膜厚に反比例するので、高集積化
すべく素子を微細化することが、即、素子の高速化に不
可欠な電流駆動能力の増大につながるという半導体集積
回路用能動素子として好ましい性質があり、高集積化・
高速化のためにその微細化が進められた結果、現在、実
効ゲート長（Ｌｅｆｆ）が０．２５μｍで、ゲート絶縁
膜の厚さが５０人のものが試作されるまでに至っている
。
ゲート絶縁膜に５ｉＯｚを用いた従来のＭＯＳ ＦＥＴ
においては、その実効チャネル長が１μｍ以下にまで微
細化されゲート絶縁膜のＳｉＯ□にキャリヤが注入され
るようになると、素子の特性劣化や（Ｓ転性低下が目立
つようになり、その問題の解決が求められている。
においては、その実効チャネル長が１μｍ以下にまで微
細化されゲート絶縁膜のＳｉＯ□にキャリヤが注入され
るようになると、素子の特性劣化や（Ｓ転性低下が目立
つようになり、その問題の解決が求められている。
素子を微細化するとともに比例的にその電源電圧を低く
することができれば、内部電界強度の増大に起因する特
性劣化もおこらないはずであるが、半導体集積回路を使
用する立場からは、電源電圧は一定であることが好まし
いので、従来、素子を微細化しても電源電圧はもとのま
ま、たとえば５■で低下させない傾向がある。このため
、高集積化のため微細化した素子においては、その内部
電界強度が増大し、チャネルにおいてエネルギーの高い
ホットキャリヤが発生するとともに、ゲート絶縁膜の薄
膜化に伴ってその電界も増大し、トンネル効果によって
ゲート絶縁膜の５ｉＯｚにキャリヤが注入されるように
なってきた。
することができれば、内部電界強度の増大に起因する特
性劣化もおこらないはずであるが、半導体集積回路を使
用する立場からは、電源電圧は一定であることが好まし
いので、従来、素子を微細化しても電源電圧はもとのま
ま、たとえば５■で低下させない傾向がある。このため
、高集積化のため微細化した素子においては、その内部
電界強度が増大し、チャネルにおいてエネルギーの高い
ホットキャリヤが発生するとともに、ゲート絶縁膜の薄
膜化に伴ってその電界も増大し、トンネル効果によって
ゲート絶縁膜の５ｉＯｚにキャリヤが注入されるように
なってきた。
従来のＭＯＳ ＦＥＴのゲート絶縁膜として用いられて
いる熱酸化による５ｉＯｚは、単結晶ではなく非晶質で
あるので、内部に電子や正孔を捕獲するキャリヤトラッ
プを数多（含んでいる。このＳｉＯ□に前述のごとくキ
ャリヤが注入されるとその一部がキャリヤトラップに捕
獲されて表面準位や固定電荷を発生させて、ＭＯＳ Ｆ
ＥＴの特性変動をひきおこす。
いる熱酸化による５ｉＯｚは、単結晶ではなく非晶質で
あるので、内部に電子や正孔を捕獲するキャリヤトラッ
プを数多（含んでいる。このＳｉＯ□に前述のごとくキ
ャリヤが注入されるとその一部がキャリヤトラップに捕
獲されて表面準位や固定電荷を発生させて、ＭＯＳ Ｆ
ＥＴの特性変動をひきおこす。
又、ＳｉＯ□膜にかかる電界がＩ Ｘ１０’Ｖ／ｃｍ以
上になるとその絶縁破壊がおこること、更に、５ｉｎ２
膜が２０Å以下にまで薄くなると、ＳｉＯ□膜を通して
直接トンネル電流が流れるようになることによって、Ｓ
ｉＯ□ゲート絶縁膜の薄膜化には原理的に限界があり、
素子の微細化による従来のＭＯＳ ＦＥＴの高速化には
限界があった。実際的な面からは、ＳｉＯ□が緻素子化
のプロセス中にＳｉＯ□中に拡散し、はなはだしくは５
ｉＯｚ膜をつきぬけたりすることもＳｉＯ□膜の薄膜化
を制限する要因となっている。
上になるとその絶縁破壊がおこること、更に、５ｉｎ２
膜が２０Å以下にまで薄くなると、ＳｉＯ□膜を通して
直接トンネル電流が流れるようになることによって、Ｓ
ｉＯ□ゲート絶縁膜の薄膜化には原理的に限界があり、
素子の微細化による従来のＭＯＳ ＦＥＴの高速化には
限界があった。実際的な面からは、ＳｉＯ□が緻素子化
のプロセス中にＳｉＯ□中に拡散し、はなはだしくは５
ｉＯｚ膜をつきぬけたりすることもＳｉＯ□膜の薄膜化
を制限する要因となっている。
また、Ｓｉ／５ｉＯｚ界面の界面特性が良好であるとい
っても先に述べたようにＳｉＯ□が単結晶でなく非晶質
であるのでその界面が結晶学的に平坦でないばかりでな
く、電気的にも界面単位が形成されるなどして電気的特
性が制限され、ＭＯＳ ＦＥＴの特性を左右する表面電
子移動度がバルクのＳｉの値に比較して２０〜４０％も
低い値になってしまうことも、従来の１ＩＩＯ３ＦＥＴ
の高速化をはばむ要因の一つであった。
っても先に述べたようにＳｉＯ□が単結晶でなく非晶質
であるのでその界面が結晶学的に平坦でないばかりでな
く、電気的にも界面単位が形成されるなどして電気的特
性が制限され、ＭＯＳ ＦＥＴの特性を左右する表面電
子移動度がバルクのＳｉの値に比較して２０〜４０％も
低い値になってしまうことも、従来の１ＩＩＯ３ＦＥＴ
の高速化をはばむ要因の一つであった。
本発明は、このような点に鑑みて創作されたも〔問題を
解決するための手段〕 その目的は、従来のＭＯＳ ＦＥＴのＳｉの熱酸化によ
るＳｉＯ□膜のかわりに、Ｓｉ上にエピタキシャル成長
させたシリコンカーバイド（ＳｉＣ）単結晶膜を介して
ゲート電極を設け、電界効果トランジスタ（ＦＥＴ）構
造を形成することにより達成される。
解決するための手段〕 その目的は、従来のＭＯＳ ＦＥＴのＳｉの熱酸化によ
るＳｉＯ□膜のかわりに、Ｓｉ上にエピタキシャル成長
させたシリコンカーバイド（ＳｉＣ）単結晶膜を介して
ゲート電極を設け、電界効果トランジスタ（ＦＥＴ）構
造を形成することにより達成される。
第２回は、本発明のＦＥＴの動作原理を示すＮチャネル
ＰＥＴのエネルギー帯図である。
ＰＥＴのエネルギー帯図である。
ｐ型シリコン基板１にアンドープ高抵抗ＳｉＣ膜２とゲ
ート電極３を順次形成すると、ＳｉＣの禁制帯幅は２．
８６ｅＶ （６Ｈ−ＳｉＣ）又は２．２０ｅＶ（３Ｃ−
ＳｉＣ）とＳｉのそれにくらべ大きいので、Ｓｉ／Ｓｉ
Ｃ界面には、図に示したようにキャリヤ２０としての電
子が蓄積される。基板としてｎ型シリコンを用いれば、
同様にｐチャネルＦＥＴができるのは言うまでもない。
ート電極３を順次形成すると、ＳｉＣの禁制帯幅は２．
８６ｅＶ （６Ｈ−ＳｉＣ）又は２．２０ｅＶ（３Ｃ−
ＳｉＣ）とＳｉのそれにくらべ大きいので、Ｓｉ／Ｓｉ
Ｃ界面には、図に示したようにキャリヤ２０としての電
子が蓄積される。基板としてｎ型シリコンを用いれば、
同様にｐチャネルＦＥＴができるのは言うまでもない。
ＳｉＣは、減圧下において、””Ｃ’ ｔ＋ ５ｉＨ
Ｃｊｌ’ ３＋５ｉ１１４などのＳｉ源と、ＣＣ１２ｔ
、 Ｃ２Ｈ２１Ｃ＋ｔｌａなどのＣ源を用いて１０００
℃以下の成長温度でＳｉ基板上にその単結晶膜を気相エ
ピタキシャル成長させることが可能である。
Ｃｊｌ’ ３＋５ｉ１１４などのＳｉ源と、ＣＣ１２ｔ
、 Ｃ２Ｈ２１Ｃ＋ｔｌａなどのＣ源を用いて１０００
℃以下の成長温度でＳｉ基板上にその単結晶膜を気相エ
ピタキシャル成長させることが可能である。
この５ｉＣＯ比誘電率は約１０で、ＳｉＯ□のそれに（
らべ約２．５倍も大きい。ＦＥＴのゲート電極構造にこ
れを用いると５ｉｎ２を用いたものにくらべてゲートキ
ャパシタの容量が約２．５倍太き（なるので、チャネル
にそれだけ多くのキャリヤを蓄積できるようになり、そ
の結果、ＦＥＴのドレイン電流力＜ｉ負犬し、高速化に
不可欠な電流駆動能力を大きくすることかできる。
らべ約２．５倍も大きい。ＦＥＴのゲート電極構造にこ
れを用いると５ｉｎ２を用いたものにくらべてゲートキ
ャパシタの容量が約２．５倍太き（なるので、チャネル
にそれだけ多くのキャリヤを蓄積できるようになり、そ
の結果、ＦＥＴのドレイン電流力＜ｉ負犬し、高速化に
不可欠な電流駆動能力を大きくすることかできる。
逆に、ドレイン電流が等しいＦＥＴをつくるのに必要な
ＳｉＣ膜の厚さは、５ｉＯｚ膜のそれの約２．５倍厚く
することができるのでその結果ｓｉｃ膜内の電界強度は
１／２．５に小さくなって、それだけ絶縁破壊に強い素
子が得られる。
ＳｉＣ膜の厚さは、５ｉＯｚ膜のそれの約２．５倍厚く
することができるのでその結果ｓｉｃ膜内の電界強度は
１／２．５に小さくなって、それだけ絶縁破壊に強い素
子が得られる。
又、ＳｉＣは単結晶であるので、非晶質の５ｉＯｚに（
らベキャリャトラソプとして働（欠陥などが少＜ 、Ｆ
ＥＴが微細化されてＳｉＣ膜にキャリアが注入されるよ
うになっても、単にゲート電流がふえるだけで、ＳｉＯ
□を用いたときのように注入されたキャリヤがキャリヤ
トランプに捕獲されて表面準位や固定電荷を発生させ素
子の特性劣化をひきおこすことが少なくなる。
らベキャリャトラソプとして働（欠陥などが少＜ 、Ｆ
ＥＴが微細化されてＳｉＣ膜にキャリアが注入されるよ
うになっても、単にゲート電流がふえるだけで、ＳｉＯ
□を用いたときのように注入されたキャリヤがキャリヤ
トランプに捕獲されて表面準位や固定電荷を発生させ素
子の特性劣化をひきおこすことが少なくなる。
また、Ｓｉ／ＳｉＣ界面は、原理的には１原子層オーダ
ーまで平坦化することができ、界面の欠陥を少くするこ
とができるので表面電子移動度をＳｉ／ＳｉＯ□界面の
それより大きくすることができ、その結果より高速なＦ
ＥＴを作ることができる。
ーまで平坦化することができ、界面の欠陥を少くするこ
とができるので表面電子移動度をＳｉ／ＳｉＯ□界面の
それより大きくすることができ、その結果より高速なＦ
ＥＴを作ることができる。
更にＳｉＣは熱伝導率も０．４Ｗ／ｃｍ ・℃と大き
く、高温でも安定であり、しかも単結晶ＳｉＣは熱酸化
５ｉＯｚにくらべ緻密であるので、素子化のプロセス中
や長時間動作後に、ゲート電極材料の金属などと反応し
たり、ピンホールを通してこのゲート電極材料がつきぬ
けたりして特性劣化をきたすことがない。
く、高温でも安定であり、しかも単結晶ＳｉＣは熱酸化
５ｉＯｚにくらべ緻密であるので、素子化のプロセス中
や長時間動作後に、ゲート電極材料の金属などと反応し
たり、ピンホールを通してこのゲート電極材料がつきぬ
けたりして特性劣化をきたすことがない。
本発明の電界効果トランジスタ（ＦＥＴ）の一実施例の
構造を第１図に示す。
構造を第１図に示す。
図において、１はｐ型シリコン基板、２はＳｉＣ単結晶
膜、３はゲート電極、４はソース領域、５はドレイン領
域、６は素子分離のための５ｉ０ｚ膜、７はパッシベー
ションのＳｉＯ□熱酸化膜、８は層間絶縁膜としてのＰ
ＳＧ膜、９はコンタクトホール、１０と１１はそれぞれ
ソース電極とドレイン電極である。
膜、３はゲート電極、４はソース領域、５はドレイン領
域、６は素子分離のための５ｉ０ｚ膜、７はパッシベー
ションのＳｉＯ□熱酸化膜、８は層間絶縁膜としてのＰ
ＳＧ膜、９はコンタクトホール、１０と１１はそれぞれ
ソース電極とドレイン電極である。
この素子の作成は、以下の手順で行った。
まず、面方位（１００）のｐ型シリコン基板上に、公知
の熱酸化法により素子分離膜６としてのフィールド酸化
膜を形成し、ついで素子を形成すべきＳｉ面上に、減圧
気相成長により、アンドープＳｉＣ単結晶膜をエピタキ
シャル成長させた。このＳｉＣの成長にあたり、Ｓｉ源
としては５ｉＨＣｌ ３を、Ｃ源としてはＣ３Ｈ，を、
キャリヤガスとしてはＨ２をそれぞれ用い、成長温度１
０００℃、圧力２００Ｐａ 、 ５ｉＨＣ！！ ｓ流量
０．７１ ／ｍｉｎ、 Ｃ３１１ｅ流量３８ｃｃ／ｍｉ
ｎ、 Ｈ２流量７１’ ／ｍｉｎの条件でエピタキシャ
ル成長させたところ、そのシート抵抗が約１０００Ω／
口のＳｉＣ単結晶薄膜を得ることができた。
の熱酸化法により素子分離膜６としてのフィールド酸化
膜を形成し、ついで素子を形成すべきＳｉ面上に、減圧
気相成長により、アンドープＳｉＣ単結晶膜をエピタキ
シャル成長させた。このＳｉＣの成長にあたり、Ｓｉ源
としては５ｉＨＣｌ ３を、Ｃ源としてはＣ３Ｈ，を、
キャリヤガスとしてはＨ２をそれぞれ用い、成長温度１
０００℃、圧力２００Ｐａ 、 ５ｉＨＣ！！ ｓ流量
０．７１ ／ｍｉｎ、 Ｃ３１１ｅ流量３８ｃｃ／ｍｉ
ｎ、 Ｈ２流量７１’ ／ｍｉｎの条件でエピタキシャ
ル成長させたところ、そのシート抵抗が約１０００Ω／
口のＳｉＣ単結晶薄膜を得ることができた。
このＳｉＣ単結晶膜の上に、多結晶Ｓｉを厚さ３０００
人に公知の手法により堆積させた後、フォトリソグラフ
ィと反応性イオンエツチングの手法でパターニングし、
チャネル長（ゲート長）が１μｍのＳｉＣ膜２とゲート
電極３から成るゲート電極構造を形成した。ついで、こ
のゲート電極３をマスクとして、ｎ型不純物となるＡｓ
”をイオン注入し、酸化性雰囲気下で熱処理して活性化
してソース領域４とドレイン領域５を形成した。なお、
この工程でソース領域４、ドレイン領域５およびゲート
電極３の表面が酸化され、熱酸化膜７が形成される。こ
のあと、全面に層間絶縁膜としてＰＳＧ膜を約１ｐｍ
ＣＶＤ法により被着形成し、フォトリソグラフィとエツ
チングの手法によりコンタクトホール９を開口し、これ
に電極となるべきＡｎ−Ｓｉ合金を、あつさ約１μｍ全
面にスパッタリングして堆積させ、これをパターニング
してソース電極ｌＯとドレイン電極１１を形成し、ＦＥ
Ｔ素子を完成させた。
人に公知の手法により堆積させた後、フォトリソグラフ
ィと反応性イオンエツチングの手法でパターニングし、
チャネル長（ゲート長）が１μｍのＳｉＣ膜２とゲート
電極３から成るゲート電極構造を形成した。ついで、こ
のゲート電極３をマスクとして、ｎ型不純物となるＡｓ
”をイオン注入し、酸化性雰囲気下で熱処理して活性化
してソース領域４とドレイン領域５を形成した。なお、
この工程でソース領域４、ドレイン領域５およびゲート
電極３の表面が酸化され、熱酸化膜７が形成される。こ
のあと、全面に層間絶縁膜としてＰＳＧ膜を約１ｐｍ
ＣＶＤ法により被着形成し、フォトリソグラフィとエツ
チングの手法によりコンタクトホール９を開口し、これ
に電極となるべきＡｎ−Ｓｉ合金を、あつさ約１μｍ全
面にスパッタリングして堆積させ、これをパターニング
してソース電極ｌＯとドレイン電極１１を形成し、ＦＥ
Ｔ素子を完成させた。
こうしてつくったチャネル長１μｍのＦＥＴのドレイン
電流は、同じ厚さのＳｉＯ□ゲート絶縁膜を有すること
を除いて、他の条件は全く同じにしてつくった従来のＭ
ＯＳ ＦＥＴのそれの平均２倍であった。
電流は、同じ厚さのＳｉＯ□ゲート絶縁膜を有すること
を除いて、他の条件は全く同じにしてつくった従来のＭ
ＯＳ ＦＥＴのそれの平均２倍であった。
なお、本実施例では、イオン注入を用いてソース領域、
ドレイン領域を形成する方法を示したが、リン（Ｐ）な
どを拡散することによっても形成することができる。又
、ゲート電極も多結晶シリコンにかぎらず、アルミニウ
ムやタングステン、モリブデンなどの金属や高融点金属
のシリサイドや、更には多結晶シリコンと高融金属のシ
リサイドの組みあわせたものなどを用いることができる
。
ドレイン領域を形成する方法を示したが、リン（Ｐ）な
どを拡散することによっても形成することができる。又
、ゲート電極も多結晶シリコンにかぎらず、アルミニウ
ムやタングステン、モリブデンなどの金属や高融点金属
のシリサイドや、更には多結晶シリコンと高融金属のシ
リサイドの組みあわせたものなどを用いることができる
。
以上、ＮチャネルＦＥＴについてのみ説明してきたが、
本発明の応用はこれにとどまらず、その原理からｐチャ
ネルＦＥＴにも容易に応用できることは言うまでもない
。
本発明の応用はこれにとどまらず、その原理からｐチャ
ネルＦＥＴにも容易に応用できることは言うまでもない
。
〔発明の効果］
本発明によれば、微細化可能な高速かつ高電流駆動能力
を有する信頼性の高い電界効果トランジスタを容易につ
くることができるので、半導体集積回路の高集積化・高
速化・高信頼化に寄与するところが極めて大きい。
を有する信頼性の高い電界効果トランジスタを容易につ
くることができるので、半導体集積回路の高集積化・高
速化・高信頼化に寄与するところが極めて大きい。
第１図は、本発明の電界効果トランジスタの一実施例の
構造を示す図、 第２図は本発明の電界効果トランジスタのエネルギー帯
図である。 図において、 １はシリコン基板、２はＳｉＣ膜、 ３はゲート電極、４はソース領域、 ５はドレイン領域、６は素子分離膜、 ７は熱酸化膜、８はＰＳＧ膜、 ９はコンタクトホール、１０はソース電極、１１はドレ
イン電極、２０はキャリヤ である。 着５．＋ｉ ぐ！ニー只ｌ 不発Ｈ％ ｑへ馳＝、芥効禾トラレンＸりっ一′に施Ａ
ｌリ の 才毒痘 寥 １ ■ 本奏卸月の電界効果トランジスタの 工年ルヤ゛−蓋コ 宴 ２ 罰
構造を示す図、 第２図は本発明の電界効果トランジスタのエネルギー帯
図である。 図において、 １はシリコン基板、２はＳｉＣ膜、 ３はゲート電極、４はソース領域、 ５はドレイン領域、６は素子分離膜、 ７は熱酸化膜、８はＰＳＧ膜、 ９はコンタクトホール、１０はソース電極、１１はドレ
イン電極、２０はキャリヤ である。 着５．＋ｉ ぐ！ニー只ｌ 不発Ｈ％ ｑへ馳＝、芥効禾トラレンＸりっ一′に施Ａ
ｌリ の 才毒痘 寥 １ ■ 本奏卸月の電界効果トランジスタの 工年ルヤ゛−蓋コ 宴 ２ 罰
Claims (1)
- シリコン基板（１）上に被着形成された単結晶シリコン
カーバイド膜（２）を介して電圧を印加することにより
、前記のシリコン基板とシリコンカーバイド膜の界面近
傍のシリコン基板内の担体を制御することを特徴とする
電界効果型半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125135A JPS63289960A (ja) | 1987-05-22 | 1987-05-22 | 電界効果型半導体装置 |
| DE88107958T DE3882801T2 (de) | 1987-05-22 | 1988-05-18 | Halbleiterfeldeffekttransistor mit einer Gitterisolierungsschicht aus monokristallinem Siliziumcarbid. |
| EP88107958A EP0291951B1 (en) | 1987-05-22 | 1988-05-18 | A semiconductor field effect transistor using single crystalline silicon carbide as a gate insulating layer |
| KR1019880006039A KR910006250B1 (ko) | 1987-05-22 | 1988-05-21 | 게이트 절연층으로 단결정 실리콘 카바이드를 사용하는 반도체 전계효과 트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125135A JPS63289960A (ja) | 1987-05-22 | 1987-05-22 | 電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63289960A true JPS63289960A (ja) | 1988-11-28 |
Family
ID=14902725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62125135A Pending JPS63289960A (ja) | 1987-05-22 | 1987-05-22 | 電界効果型半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0291951B1 (ja) |
| JP (1) | JPS63289960A (ja) |
| KR (1) | KR910006250B1 (ja) |
| DE (1) | DE3882801T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031695A (ja) * | 2001-06-30 | 2003-01-31 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| US6731531B1 (en) | 1997-07-29 | 2004-05-04 | Micron Technology, Inc. | Carburized silicon gate insulators for integrated circuits |
| JP2004228172A (ja) * | 2003-01-20 | 2004-08-12 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| US6835638B1 (en) | 1997-07-29 | 2004-12-28 | Micron Technology, Inc. | Silicon carbide gate transistor and fabrication process |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5272361A (en) * | 1989-06-30 | 1993-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Field effect semiconductor device with immunity to hot carrier effects |
| US6746893B1 (en) | 1997-07-29 | 2004-06-08 | Micron Technology, Inc. | Transistor with variable electron affinity gate and methods of fabrication and use |
| US6031263A (en) | 1997-07-29 | 2000-02-29 | Micron Technology, Inc. | DEAPROM and transistor with gallium nitride or gallium aluminum nitride gate |
| US6384428B1 (en) * | 1998-03-19 | 2002-05-07 | Hitachi, Ltd. | Silicon carbide semiconductor switching device |
| US6624488B1 (en) * | 2000-08-07 | 2003-09-23 | Advanced Micro Devices, Inc. | Epitaxial silicon growth and usage of epitaxial gate insulator for low power, high performance devices |
| TW201427052A (zh) * | 2012-11-05 | 2014-07-01 | Nusola Inc | 寬能隙光伏裝置及其製造方法 |
| CN110556415B (zh) * | 2019-09-18 | 2022-09-27 | 深圳爱仕特科技有限公司 | 一种高可靠性外延栅的SiC MOSFET器件及其制备方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1566072A (en) * | 1977-03-28 | 1980-04-30 | Tokyo Shibaura Electric Co | Semiconductor device |
-
1987
- 1987-05-22 JP JP62125135A patent/JPS63289960A/ja active Pending
-
1988
- 1988-05-18 DE DE88107958T patent/DE3882801T2/de not_active Expired - Fee Related
- 1988-05-18 EP EP88107958A patent/EP0291951B1/en not_active Expired - Lifetime
- 1988-05-21 KR KR1019880006039A patent/KR910006250B1/ko not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6731531B1 (en) | 1997-07-29 | 2004-05-04 | Micron Technology, Inc. | Carburized silicon gate insulators for integrated circuits |
| US6835638B1 (en) | 1997-07-29 | 2004-12-28 | Micron Technology, Inc. | Silicon carbide gate transistor and fabrication process |
| US6936849B1 (en) * | 1997-07-29 | 2005-08-30 | Micron Technology, Inc. | Silicon carbide gate transistor |
| JP2003031695A (ja) * | 2001-06-30 | 2003-01-31 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2004228172A (ja) * | 2003-01-20 | 2004-08-12 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP4529355B2 (ja) * | 2003-01-20 | 2010-08-25 | 富士電機システムズ株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0291951A3 (en) | 1991-01-30 |
| KR880014686A (ko) | 1988-12-24 |
| KR910006250B1 (ko) | 1991-08-17 |
| DE3882801T2 (de) | 1994-03-10 |
| EP0291951A2 (en) | 1988-11-23 |
| DE3882801D1 (de) | 1993-09-09 |
| EP0291951B1 (en) | 1993-08-04 |
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