CN213026139U - 一种集成肖特基二极管结构SiC MOSFET器件 - Google Patents

Abstract

本实用新型揭示了一种集成肖特基二极管结构SiC MOSFET器件，自下而上包括漏极、SiC衬底、N^‑外延层，P阱结构的上表面均设有相互紧邻的N⁺接触区和P⁺接触区，两个P阱结构之间设有JEFT区，JEFT区的上表面设有第一N型区域，第一N型区域的上表面设有栅介质层，栅介质层上方设有多晶硅介质层，N⁺接触区和P⁺接触区的上表面设有源级，源极旁设有第二N型区域，第二N型区域上面设有肖特基金属。本实用新型的MOSFET器件能够提升器件电流能力，提高二极管的反向耐压以及抗浪涌能力，省去一次光刻工艺步骤，提高了芯片的集成度和可靠性，另外降低了芯片的面积和制作成本。

Description

一种集成肖特基二极管结构SiC MOSFET器件

技术领域

本实用新型涉及功率器件技术领域，尤其涉及集成肖特基二极管结构SiC MOSFET器件。

背景技术

以碳化硅SiC、氮化镓GaN、砷化镓GaAs为代表的宽禁带半导体具有大禁带宽度、高临界场强、高热导率、高载流子饱和速率、使其倍受人们的关注。 SiC可以通过热氧化得到氧化物材料(SiO₂)，从而使得基于SiC材料的MOSFET 器件和电路研制成为可能。与其他类型的SiC电力电子器件相比，SiC MOSFET 具有高开关速度、高反向阻断电压等优势，而且驱动电路简单，与现有的电力电子器件(硅基功率MOSFET和IGBT)兼容性好，是备受瞩目的新型电力开关器件，具有极为突出的潜力和优势。

MOSFET器件一般会在外部通过反并联的形式并联一个SBD器件，但通常反并联不利于总芯片面积的降低，同时电路之间的电路连接也会增加电路的寄生效应，并且由于工艺复杂，导致制造成本高，因此未来发展方向是MOSFET器件内部集成SBD器件，从而达到缩小总芯片面积，降低制造成本和封装复杂度的目的。

实用新型内容

本实用新型所要解决的技术问题是实现一种新型的集成JBS二极管结构的 SiCMOSFET器件结构，其结构易于生产，能够降低器件的生产成本。

为了实现上述目的，本实用新型采用的技术方案为：一种集成肖特基二极管结构SiC MOSFET器件，所述SiC MOSFET器件设有SiC衬底，所述SiC衬底的下表面设有漏极，所述SiC衬底的上表面设有N^-外延层，所述N^-外延层的上表面设有两个P阱结构，每个所述P阱结构的上表面均设有相互紧邻的N⁺接触区和P⁺接触区，两个所述P阱结构之间设有JEFT区，所述JEFT区的上表面设有对P^-外延层进行反型构成的第一N型区域，所述第一N型区域的上表面设有栅介质层，所述栅介质层上方设有多晶硅介质层，所述N⁺接触区和P⁺接触区的上表面设有源级，所述源极旁设有对P^-外延层进行反型构成的第二N型区域，所述第二N型区域上面设有肖特基金属，所述多晶硅介质层、源级和肖特基金属之间设有隔离介质。

所述P^-外延层部分反型构成第一N型区域和第二N型，所述第一N型区域和第二N型区域的厚度为0.1μm～0.3μm，掺杂浓度为5.0×10¹⁵cm^-3～ 1×10¹⁷cm^-3。

所述栅介质层为SiO₂氧化层，所述SiO₂氧化层的厚度为50-80nm；所述多晶硅介质层厚度为0.3-0.6μm，所述N^-外延层掺杂浓度为5.0×10¹⁵cm^-3～ 1.0×10¹⁷cm^-3,厚度为5μm～30μm；所述P^-外延层掺杂浓度为1.0×10¹⁵cm^-3～ 5.0×10¹⁷cm^-3，厚度为0.1μm～0.3μm；所述P⁺接触区厚度为0.1～0.3μm，掺杂浓度为1.0×10¹⁹cm^-3～5.0×10²⁰cm^-3，所述N⁺接触区厚度为0.1～0.3μm，掺杂浓度为1.0×10¹⁹cm^-3～5.0×10²⁰cm^-3，所述P阱结构的掺杂的浓度为1.0×10¹⁶cm^-3～5.0×10¹⁸cm^-3，厚度为0.3μm～1μm；所述隔离介质为Si₃N₄，厚度为0.5μm～1μm。

本实用新型的MOSFET器件结构沟道区域通过外延方式形成，能够有效提升器件沟道迁移率，降低器件导通电阻。同时对JEFT上面P外延区进行N型注入反型，提升器件电流能力，集成的二极管结构为JBS结构，提高了二极管的反向耐压以及抗浪涌能力，对P型外延层JEFT区域和PN结结构进行一次光刻反型，省去一次光刻工艺步骤，实现MOSFET器件集成反并联二极管的设计目的，提高了芯片的集成度和可靠性，另外降低了芯片的面积和制作成本。

附图说明

下面对本实用新型说明书中每幅附图表达的内容及图中的标记作简要说明：

图1为集成肖特基二极管结构SiC MOSFET器件结构示意图；

上述图中的标记均为：1、漏极；2、SiC衬底；3、N^-外延层3；4、P阱结构；5、 N⁺接触区5；6、P⁺接触区；7、第一N型区域；8、第二N型区域；9、多晶硅介质层；10、栅介质层；11、隔离介质；12、源级；13、肖特基金属。

具体实施方式

下面对照附图，通过对实施例的描述，本实用新型的具体实施方式如所涉及的各构件的形状、构造、各部分之间的相互位置及连接关系、各部分的作用及工作原理、制造工艺及操作使用方法等，作进一步详细的说明，以帮助本领域技术人员对本实用新型的实用新型构思、技术方案有更完整、准确和深入的理解。

如图1所示集成肖特基二极管结构SiC MOSFET器件的截面图，器件最底层为漏极1；

制作在漏极1之上的层关系依次如下：

1、漏极1是制作在SiC衬底2背面的 2、SiC衬底2：SiC衬底2的上表面设有N^-外延层3，N^-外延层3掺杂浓度为5.0×10¹⁵cm^-3～1.0×10¹⁷cm^-3,厚度为5μm～30μm；

3、N^-外延层3：N^-外延层3的上表面通过离子注入形成构成两个P阱结构4，两个P阱结构4之间的N^-外延层3区域为JEFT区，其中P阱结构4的掺杂的浓度为1.0×10¹⁶cm^-3～5.0×10¹⁸cm^-3，厚度为0.3μm～1μm；

4、接触区和N型区域：接触区位于P阱结构4的上表面，接触区由相互紧邻的N⁺接触区5和P⁺接触区6构成，其中，P⁺接触区6厚度为0.1～0.3μm，掺杂浓度为1.0×10¹⁹cm^-3～5.0×10²⁰cm^-3，N⁺接触区5厚度为0.1～0.3μm，掺杂浓度为1.0×10¹⁹cm^-3～5.0×10²⁰cm^-3。

N型区域包括第一N型区域7和第二N型区域8，JEFT区的上表面设有对 P^-外延层进行反型构成的第一N型区域7，其中P^-外延层掺杂浓度为 1.0×10¹⁵cm^-3～5.0×10¹⁷cm^-3，厚度为0.1μm～0.3μm，源极旁设有对P^-外延层进行反型构成的第二N型区域8；由P^-外延层部分反型构成第一N型区域7和第二N型，第一N型区域7和第二N型区域8的厚度为0.1μm～0.3μm，掺杂浓度为5.0×10¹⁵cm^-3～1×10¹⁷cm^-3；

5、栅介质层10：栅介质层10位于第一N型区域7的上表面设，栅介质层 10为SiO₂氧化层，SiO₂氧化层的厚度为50-80nm；

6、肖特基金属13，肖特基金属13位于第二N型区域8的上表面；

7、源级12：N⁺接触区5和P⁺接触区6的上表面设有源级12；

8、多晶硅介质层9，多晶硅介质层9位于栅介质层10的上表面，多晶硅介质层9厚度为0.3-0.6μm；

9、隔离介质11：多晶硅介质层9、源级12和肖特基金属13外设有隔离介质11，隔离介质11为Si₃N₄，厚度为0.5μm～1μm。

制作上述集成肖特基二极管结构SiC MOSFET器件的制作方法，包括以下步骤：

步骤1、在SiC衬底2上制作N^-外延层3，在SiC衬底2上利用外延方式形成N^-外延层3；

步骤2、在N^-外延层3上进行离子注入形成两个P阱结构4，两个P阱结构4之间构成JEFT区，其中，P阱结构4的制作优选：在N^-外延层3上进行三到四次Al离子箱式注入，形成P阱结构4；

步骤3、在P阱结构4上方形成二次外延层P^-外延层，去除注入掩膜，进行 RCA清洗，然后进行二次外延生长形成P^-外延层；

步骤4、对P阱结构4上方的P^-外延层进行离子注入形成P⁺接触区6和N⁺接触区5；其中，制备掩膜层，掩膜层材料为SiO₂或光刻胶，之后在每个P阱结构4上P^-外延层进行三到四次离子注入Al离子注入形成P⁺接触区6，在每个P 阱结构4上P^-外延层进行三到四次N离子注入形成N⁺接触区5；

步骤5、对JEFT区上方的P^-外延层进行N型离子注入形成第一N型区域7，对源级12旁边的P^-外延层进行N型离子注入形成第二N型区域8，制备掩膜层，在JEFT区上方P^-外延层和源极旁边的PN结区域的P^-外延层进行三到四次N型离子注入形成第一N型反型区域和第二N型反型区域。

步骤6、高温退火：去除注入掩膜层，进行RCA清洗，晶圆表面进行溅射形成C膜，进行退火工艺，退火温度为1550～1900℃。

步骤7、在第一N型区域7上制作栅介质层10，利用等离子去胶机去除C 膜，然后进行牺牲氧化，用BOE溶剂清洗掉牺牲氧化层，在高温氧化炉中1200℃～ 1400℃下对栅氧区域进行干氧氧化，生长50～80nm厚SiO₂氧化层；氧化后在 NO或NO₂气氛下下进行退火，退火温度在1200℃～1350℃下进行退火。

步骤8、在栅介质层10上制作多晶硅介质层9，利用LPCVD方式进行淀积形成高掺杂多晶硅，然后进行多晶硅的刻蚀和图形化，形成栅极接触。

步骤9、在SiC衬底2背面制作漏极1，所述SiC衬底2背面淀积金属 Ag/Ni/Ti，形成背面漏极1金属，再快速热退火形成漏级欧姆接触；所述步骤 10中，对源区进行光刻，刻蚀出介质窗口，之后淀积Al/Ti合金形成源极金属和肖特基金属13，最后在850～1050℃氮气氛围中退火形成源极和集成肖特基区域形成肖特基接触；

步骤10、在P⁺接触区6和N⁺接触区5上制作源极金属及集成肖特基区域上方制作肖特基金属13。

上面结合附图对本实用新型进行了示例性描述，显然本实用新型具体实现并不受上述方式的限制，只要采用了本实用新型的方法构思和技术方案进行的各种非实质性的改进，或未经改进将本实用新型的构思和技术方案直接应用于其它场合的，均在本实用新型的保护范围之内。

Claims (3)

1.一种集成肖特基二极管结构SiC MOSFET器件，其特征在于：所述SiC MOSFET器件设有SiC衬底，所述SiC衬底的下表面设有漏极，所述SiC衬底的上表面设有N^-外延层，所述N^-外延层的上表面设有两个P阱结构，每个所述P阱结构的上表面均设有相互紧邻的N⁺接触区和P⁺接触区，两个所述P阱结构之间设有JEFT区，所述JEFT区的上表面设有对P^-外延层进行反型构成的第一N型区域，所述第一N型区域的上表面设有栅介质层，所述栅介质层上方设有多晶硅介质层，所述N⁺接触区和P⁺接触区的上表面设有源极，所述源极旁设有对P^-外延层进行反型构成的第二N型区域，所述第二N型区域上面设有肖特基金属，所述多晶硅介质层、源极和肖特基金属之间设有隔离介质。

2.根据权利要求1所述的集成肖特基二极管结构SiC MOSFET器件，其特征在于：所述P^-外延层部分反型构成第一N型区域和第二N型，所述第一N型区域和第二N型区域的厚度为0.1μm～0.3μm。

3.根据权利要求1或2所述的集成肖特基二极管结构SiC MOSFET器件，其特征在于：所述栅介质层为SiO₂氧化层，所述SiO₂氧化层的厚度为50-80nm；所述多晶硅介质层厚度为0.3μm -0.6μm, 所述N^-外延层厚度为5μm～30μm；所述P^-外延层厚度为0.1μm～0.3μm；所述P⁺接触区厚度为0.1～0.3μm，所述N⁺接触区厚度为0.1～0.3μm，所述P阱结构厚度为0 .3μm～1μm；所述隔离介质为Si₃N₄，厚度为0.5μm～1μm。

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