CN101101879B - 半导体装置的制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置的制造方法。制备由半导体材料制成的半导体衬底，并在半导体衬底上形成异质半导体区，以在异质半导体区和半导体衬底之间的界面处形成异质结。异质半导体区由带隙与该半导体材料的带隙不同的半导体材料制成，异质半导体区的一部分包括膜厚薄于异质半导体区的其它部分的膜厚的膜厚控制部分。通过以等于膜厚控制部分的膜厚的厚度氧化异质半导体区，形成与异质结相邻的栅绝缘膜。在栅绝缘膜上形成栅电极。这使得可以制造包括具有较低的导通电阻以及较高的绝缘特性和可靠性的栅绝缘膜的半导体装置。

Description

半导体装置的制造方法 
技术领域
本发明涉及一种制造具有与异质结相邻的栅绝缘膜的半导体装置的方法。 
背景技术
碳化硅具有比硅的绝缘击穿电场强度(dielectricbreakdown electric field intensity)大一个数量级的绝缘击穿电场强度。与硅相同，碳化硅可被热氧化。出于这些原因，碳化硅作为下一代半导体材料而引人注目。非常希望可以将碳化硅特别应用于电能转换装置。针对这种背景，提出了一种由碳化硅材料形成的具有较高击穿电压的低功耗晶体管。为了使功率晶体管具有低损耗特性，必须使该晶体管具有较低的导通(ON)电阻。基于这种考虑，提出了在日本特开2003-318398号公报中所公开的场效应晶体管作为使得可以有效地降低功率晶体管的导通电阻的功率晶体管的结构的例子。在该场效应晶体管的情况下，N-型碳化硅外延区形成在N+型碳化硅衬底上，并且在碳化硅外延区的预定区域上形成带隙与碳化硅的带隙不同的多晶硅层。此外，多晶硅层与碳化硅外延区形成异质结。而且，配置栅电极隔着栅绝缘膜与该异质结部分相邻。 
发明内容
然而，在日本特开2003-318398号公报中所记载的碳化硅半导体装置的情况下，形成与异质结部分相邻的栅绝缘膜的方法产生以下问题。在通过热氧化形成栅绝缘膜的情况下，很难在异质结部分中形成具有均一膜厚的热氧化膜。这是因为碳化硅外延区与多晶硅层在热氧化速率上有很大程度的不同。换言之，如果通过热氧化获得高质量的栅绝缘膜，则在多晶硅层中形成的氧化膜不可避免地在膜厚上远厚于在碳化硅外延区中形成的氧化膜。结果，没有足够的电场到达异质结部分中的多晶硅层，这增大了导通电阻。与之相比，如果通过化学气相沉积(chemical vapor deposition，CVD)形成栅绝缘膜，就有足够大的栅电场施加到异质结部分。这是因为在异质结部分中形成了具有均一膜厚的栅绝缘膜。然而，作为绝缘膜，通过CVD形成的绝缘膜在质量上比热氧化膜差。这限制了通过CVD形成的绝缘膜的绝缘特性和可靠性的提高。
为了解决现有技术的上述问题而做出了本发明。本发明的目的是提供一种通过形成具有基本均一的膜厚的高质量绝缘膜，来制造包括具有较低的导通电阻、较高的绝缘特性和较高的可靠性的栅绝缘膜的半导体装置的方法。 
本发明实施为制造具有以下特性的半导体装置的方法。首先，制备由半导体材料制成的半导体衬底。随后，为了在异质半导体区和半导体衬底之间的界面处形成异质结，在半导体衬底上形成异质半导体区。该异质半导体区由带隙与半导体衬底的半导体材料的带隙不同的半导体材料制成，并具有膜厚比其它任何部分薄的膜厚控制部分。通过至少氧化异质半导体区的一部分，从而与该异质结相邻形成栅绝缘膜。随后，在栅绝缘膜上形成栅电极。其中，可以通过氧化膜厚控制部分形成绝缘栅膜的一部分。其中，在半导体衬底上形成异质半导体区的工序包括以下工序：在半导体衬底上形成由异质半导体材料制成的第一异质半导体层；为了使半导体衬底的一部分可以暴露到外部，选择性地去除第一异质半导体层的一部分；以及在半导体衬底的暴露部分上以及在所述第一异质半导体层的未被选择性去除的部分上，以等于膜厚控制部分的膜厚的厚度形成由异质半导体材料制成的第二异质半导体层，其中，在所述半导体衬底的暴露部分上形成的第二异质半导体层构成所述膜厚控制部分，通过氧化全部第二异质半导体层来形成所述栅绝缘膜。本发明使得可以通过氧化异质半导体区以基本均一的膜厚在用作开关的异质结附近形成栅绝缘膜。因此，这使得可以提供一种制造具有较好的导通电阻和较高的绝缘特性的高可靠性的半导体装置的方法。
附图说明
通过以下结合附图的说明和所附权利要求书，本发明的典型实施例将更加显而易见。应当理解，这些附图仅示出典型实施例，因此不应认为它们是对本发明范围的限制，通过使用以下附图更加具体和详细地说明本发明的典型实施例，其中： 
图1是示出根据本发明第一实施例的半导体装置的结构的横截面图； 
图2A～2C是示出制造如图1所示的半导体装置的方法的主要制造步骤的横截面图； 
图3A和3B是示出在图2C之后制造如图1所示的半导体装置的方法的主要制造步骤的横截面图； 
图4A～4C是示出制造根据第一变形例的半导体装置的方法的主要制造步骤的横截面图； 
图5A～5C是示出制造根据第二变形例的半导体装置的方法的主要制造步骤的横截面图； 
图6A～6C是示出制造根据第三变形例的半导体装置的方法的主要制造步骤的横截面图； 
图7是示出在图6C之后制造根据第三变形例的半导体装置的方法的主要制造步骤的横截面图； 
图8是示出根据本发明第二实施例的半导体装置的结构的横截面图； 
图9A～9C是示出制造如图8所示的半导体装置的方法的主要制造步骤的横截面图； 
图10A～10C是示出制造根据第四变形例的半导体装置的方法的主要制造步骤的横截面图； 
图11是示出构成第一其它实施例、形成有第二异质半导体区的半导体装置的结构的横截面图； 
图12是示出构成第二其它实施例、形成有第二异质半导体 区的半导体装置的结构的横截面图； 
图13是示出构成第三其它实施例、形成有第一电场限制区的半导体装置的结构的横截面图； 
图14是示出构成第四其它实施例、形成有第一和第二电场限制区的半导体装置的结构的横截面图；以及 
图15是示出构成第五其它实施例、形成有第一和第二电场限制区以及导通区的半导体装置的结构的横截面图。 
具体实施方式
以下参照附图对本发明的实施例进行说明。附图中相同的部件以相同的附图标记来表示。 
第一实施例
参照图1对根据本发明第一实施例的半导体装置的结构进行说明。图1是示出两个结构单位单元(cell)彼此相对的半导体装置的横截面图。以使用碳化硅作为衬底材料的半导体装置为例说明第一实施例。该半导体装置包括：第一导电类型(N型)的半导体衬底(1，2)；在半导体衬底(1，2)的主面上形成异质结的异质半导体区3；被配置为与异质结相邻的栅绝缘膜4；配置在栅绝缘膜上的栅电极5；连接到异质半导体区3的源电极6；以及连接到半导体衬底(1，2)的漏电极7。 
例如，半导体衬底(1，2)由单晶碳化硅形成，并包括由4H多型碳化硅(4H-polytype silicon carbide)制成的N+型衬底区1和配置在衬底区1上的N-型漂移区2。例如，以N型多晶硅形成异质半导体区3，并配置异质半导体区3抵接在与漂移区2和衬底区1之间的接合面相对的主面上。 
构成异质半导体区3的异质半导体材料(多晶硅)具有与构成半导体衬底(1，2)的半导体材料(碳化硅)的带隙不同的 带隙。具体地，在漂移区2和异质半导体区3之间的接合部分形成碳化硅和多晶硅之间的异质结，其中碳化硅和多晶硅是带隙不同的材料，并且在接合界面处存在能垒(energy barrier)。此外，如图1所示，在除两个彼此相对的结构单位单元之间的边界部分之外的部分，选择性地形成异质半导体区3。 
例如由二氧化硅膜制成的栅绝缘膜4以以下方式形成，即栅绝缘膜4接触异质半导体区3和漂移区2之间的接合面的一部分。具体地，栅绝缘膜4形成在异质半导体区3的顶部和侧部以及两个结构单位单元的边界部分中的漂移区2的顶部。栅电极5配置在栅绝缘膜4上，尤其配置在两个彼此相对的结构单位单元的边界部分上。 
源电极6连接到与异质半导体区3和漂移区2之间的接合面相对的相对面。漏电极7连接到衬底区1。源电极6以源电极6跨越两个彼此相对的结构单位单元的方式连接到异质半导体区3。结果，源电极6和栅电极5隔着层间绝缘膜8相互绝缘和分离。 
接下来通过参照图2A～3B对制造图1所示的半导体装置的方法的例子进行说明。 
(1)首先，制备如图2A所示的通过在N+型衬底区1上外延生长N-型漂移区2所获得的N-型碳化硅半导体衬底。随后，例如通过低压化学气相沉积(LP-CVD)在碳化硅半导体衬底上形成多晶硅层(第一异质半导体层)。例如，通过离子注入法，以磷(P)或砷(As)作为杂质对多晶硅层进行掺杂。从而形成N型多晶硅层3。应当注意，可以通过经电子束蒸发或溅射沉积多晶硅，之后通过激光退火等再结晶，来形成多晶硅层3。在本发明的情况下，第一异质半导体层不限于多晶硅层3。例如，第一异质半导体层可以由通过分子束外延异质外延生长的单晶硅形成，而不是由多晶硅形成。此外，掺杂不局限于离子注入 法。固相扩散或气相扩散也可用于掺杂。 
(2)随后，如图2B所示，例如通过光刻在多晶硅层3上形成在预定区域具有开口的掩模材料9。可以使用光致抗蚀剂(photoresist)作为掩模材料9的材料。然而，也可以使用二氧化硅膜(SiO2膜)或氮化硅(SiN膜)等其它材料作为掩模材料9的材料。然后，例如通过反应离子刻蚀等干法刻蚀选择性地去除多晶硅层3中通过掩模材料9的开口暴露到外部的部分。此时，去除多晶硅层3中通过掩模材料9的开口暴露到外部的该部分的一部分，而其余的多晶硅层3保留预定的膜厚。换言之，当多晶硅层3达到具有预定的膜厚时，刻蚀步骤完成。可以根据将在下述热氧化步骤中形成的栅绝缘膜的厚度来确定在掩模材料9的开口下应当保留的多晶硅层3的膜厚。 
(3)其后，如图2C所示，在刻蚀之后去除剩余的掩模材料。通过前述制造步骤，在半导体衬底(1，2)上形成了异质半导体区3。异质半导体区3的一部分(对应于掩模材料9的开口)包括膜厚薄于异质半导体区3的其它任何部分的膜厚的膜厚控制部分21。 
(4)随后，如图3A所示，例如通过在900℃干式O2氧化，来氧化异质半导体区3的表面层部分。从而以等于膜厚控制部分21的膜厚的厚度氧化异质半导体区3。结果，图2C所示的膜厚控制部分21被全部氧化。与此同时，除了膜厚控制部分21，仅异质半导体区3的暴露部分被氧化。这样，形成与异质半导体区3和漂移区2之间的异质结相邻的栅绝缘膜4。通过氧化经如图2B所示的由干法刻蚀刻蚀异质半导体区3所留下的预定膜厚的整个部分(膜厚控制部分21)，同时形成异质半导体区3和栅绝缘膜4。应当注意，尽管在此方面以干式O2氧化作为氧化方法的例子，但也可以使用湿式氧化或加热氧化作为氧化方法。另 外，也可以使用等离子氧化作为氧化方法。此外，可以使用其它任何温度作为温度条件，只要该温度不高于异质半导体区3熔化的温度即可。 
(5)然后，如图3B所示，例如通过LP-CVD将多晶硅层沉积在栅绝缘膜4上，作为栅电极5。随后，例如通过离子注入法，以磷或砷作为杂质对多晶硅层进行掺杂。应当注意，固相扩散或气相扩散可用于掺杂。随后，例如通过光刻在多晶硅层上形成预定的掩模材料。其后通过干法刻蚀，选择性地刻蚀多晶硅层，从而形成栅电极5的图案。此时，可以使用抗蚀剂材料之外的SiO2膜或SiN膜等不同材料作为掩模材料。这样，在栅绝缘膜4上形成N型栅电极5。 
(6)最后，例如通过CVD形成层间绝缘膜8。此外，在衬底区1的背面形成例如由钛(Ti)和镍(Ni)制成的漏电极7。随后，形成异质半导体区3暴露到外部的预定的接触孔。之后，将例如由钛(Ti)和铝(Al)制成的源电级6嵌入该接触孔中。通过上述制造步骤，完成了如图1所示的半导体装置。 
如上所述，在图3A中，通过热氧化作为异质半导体区3的材料的多晶硅形成栅绝缘膜4中形成在漂移区2之上的部分和异质半导体区3中形成在异质结附近的部分。这使得可以获得两个均具有基本均一的膜厚的部分。因此，使用根据本实施例的制造方法使得可以获得具有均一膜厚以及由热氧化所导致的较高的绝缘特性和较高的可靠性的栅绝缘膜4。 
下面，接着进行图1所示的半导体装置的操作的说明。在本实施例的情况下，例如，以源电极6接地并对漏电极7施加正电位来使用该半导体装置。 
首先，例如在向栅电极5施加地电位或负电位的情况下，源电极6和漏电极7保持相互截止。这是因为在异质半导体区3和漂 移区2之间的异质结界面处形成了阻碍电子传导的能垒。此时，在本实施例的情况下，与异质结界面相邻的栅绝缘膜4具有均一的膜厚，并且可以通过热氧化形成。这使得即使将栅绝缘膜4暴露到预定的漏电场，栅绝缘膜4也可以保持较高的绝缘特性以及较高的可靠性。 
随后，在为了可以使源电极6和漏电极7之间的截止状态变为导通状态而向栅电极5施加正电位的情况下，在栅电场通过栅绝缘膜4所达到的异质半导体区3和漂移区2的表面层部分中形成电子积累层。这使得异质半导体区3和漂移区2的表面层部分具有自由电子可以存在的电位。结果，已经延伸到漂移区2的能垒变陡，仅能垒的厚度变小。结果，电子电流在源电极6和漏电极7之间导通。 
此时，由于在本实施例的情况下栅绝缘膜4的膜厚均一且性质相同，因此很难通过界面状态等截断从栅电极5延伸的栅电场。这使得可以使异质势垒的能垒更陡。换言之，在具有较低导通电阻的源电极6和漏电极7之间，电流能够导通。 
随后，当为了使源电极6和漏电极7之间的导通状态变为截止状态而再次对栅电极5施加地电位时，在异质半导体区3和漂移区2之间的异质结界面处形成的传导电子的积累状态被解除。结果，能垒中的隧道效应(tunneling)停止。随后，从异质半导体区3向漂移区2的传导电子的流动停止。而且，存在于漂移区2中的传导电子流到衬底区1，相应地在漂移区2中耗尽。从而，耗尽层从异质结部分延伸到漂移区2。从而使源电极6和漏电极7再次变为截止状态。 
而且，在本实施例的情况下，也能够例如通过将源电极6接地同时向漏电极7施加负电位来进行反向导通(回流操作)。例如，如果向源电极6和栅电极5施加地电位，而向漏电极7施加 预定的正电位，则阻碍传导电子的能垒消失。因此，传导电子从漂移区2流向异质半导体区3。结果，实现了反向导通。此时，没有正的空穴(hole)注入，仅通过在源电极6和漏电极7之间的传导电子来导通电流。为此，当反向导通状态变为截止状态时，由于反向恢复电流而发生的损耗很小。应当注意，在栅电极5用作控制电极而不接地的情况下，可能出现这种情况。 
如上所述，本发明的第一实施例使得可以获得以下的作用和效果。 
异质半导体区3中包括厚度薄于异质半导体区3的其它任何部分的膜厚控制部分21的部分形成在半导体衬底上。其后，以等于膜厚控制部分21的膜厚的厚度氧化异质半导体区3，从而形成栅绝缘膜4。通过热氧化作为异质半导体区3的材料的多晶硅形成栅绝缘膜4。这使得可以获得具有基本均一的膜厚的栅绝缘膜4。结果，这使得可以获得具有均一的膜厚和由热氧化所导致的较高的绝缘特性和较高的可靠性的栅绝缘膜。 
如图2A所示，在半导体衬底上形成由异质半导体材料制成的多晶硅层(第一异质半导体层)。如图2B所示，选择性地去除多晶硅层的一部分，使多晶硅层3的剩余部分保留等于膜厚控制部分21的膜厚的厚度。这使得仅通过控制刻蚀多晶硅层所需的时间而不增加制造步骤的数量，就可以容易地形成膜厚控制部分21。 
第一变形例
在图2A～3B所示的制造方法的情况下，通过干法刻蚀将第一异质半导体层3中经由掩模材料9的开口暴露到外部的部分刻蚀到预定的厚度，以形成膜厚控制部分21。作为替代，可以通过使用分别在图3～5中示出的制造方法形成膜厚控制部分21。 
(1)以与图2A所示相同的方式在半导体衬底上形成多晶 硅层3(第一异质半导体层)。其后，如图4A所示，例如通过光刻在第一异质半导体层3上形成具有预定开口的掩模材料9。掩模材料9的开口窄于图2B所示的开口。 
(2)随后，例如通过反应离子刻蚀，来刻蚀第一异质半导体层3中通过掩模材料9的开口暴露到外部的部分。此时，如图4A所示，当第一异质半导体层3达到具有厚于图2B所示的膜厚的膜厚时，该刻蚀步骤完成。换言之，第一异质半导体层3中通过掩模材料9的开口暴露出的且应当保留不刻蚀的未去除部分的膜厚厚于图2B所示的膜厚。 
(3)例如通过在900℃干式O2氧化，来氧化第一异质半导体层3的表面层部分。从而，如图4B所示，在第一异质半导体层3的表面层部分中形成牺牲氧化膜10。控制牺牲氧化膜10的膜厚，以使在牺牲氧化膜10下保留的第一异质半导体层3的膜厚等于掩模材料9的开口部分中的膜厚控制部分21的膜厚。应当注意，尽管采用干式O2氧化作为牺牲氧化的例子，但是也可以采用湿式氧化或加热氧化。另外，可以采用等离子氧化。此外，可以使用其它任何温度作为温度条件，只要该温度不高于第一异质半导体层3熔化的温度即可。 
(4)随后，如图4C所示，例如通过使用混合氟化铵和氢氟酸所获得的溶剂的湿法刻蚀，去除如图4B所示形成的牺牲氧化膜10。以如图2C所示相同的方式形成在去除牺牲氧化膜10之后留下的第一异质半导体层3，作为包括具有预定膜厚的膜厚控制部分21的异质半导体区3。其后，执行与图3A以及之后的附图所示的制造方法相同的步骤。这使得可以完成如图1所示的半导体装置。 
如上所述，如图4C所示，通过组合各向异性干法刻蚀和各向同性湿法刻蚀形成具有与图2C所示的异质半导体区3相同形 状的异质半导体区3。因此能够通过湿法刻蚀去除第一异质半导体层3中由于干法刻蚀而导致晶体结构不规则的部分。在去除由于干法刻蚀而发生的刻蚀损坏后，通过热氧化异质半导体区3形成栅绝缘膜4。这使得可以进一步降低通过热氧化形成的栅绝缘膜4的界面能级(state)，相应地形成高质量的栅绝缘膜4。 
尽管对于通过干法刻蚀、由热氧化形成牺牲氧化膜10、以及湿法刻蚀氧化膜的组合形成异质半导体区3的情况进行了上述说明。然而，应该注意，可以通过经由掩模材料9的开口湿法刻蚀代替如图4A所示的干法刻蚀，来形成图4C所示的异质半导体区3。另外，可以使用其它刻蚀方法。在任何情况下，不管怎样组合都可以执行这些刻蚀方法。此外，尽管图4B示出了在去除掩模材料9之后形成牺牲氧化膜10，但是也可以根据掩模材料9的材料通过在保留掩模材料9的同时选择性地形成牺牲氧化膜10，来进行去除刻蚀损坏的步骤。 
第二变形例
对于第一实施例和第一变形例，已经对通过控制刻蚀第一异质半导体层3所需的时间来控制膜厚控制部分21的膜厚的方法进行了说明。然而，本发明不局限于该方法。如下所述，可以在膜形成步骤中控制膜厚。 
(1)以与图2A所示相同的方式在半导体衬底上形成多晶硅层(第一异质半导体层)。其后，如图5A所示，在第一异质半导体层3上形成预定的掩模材料9。应当注意，图5A所示的掩模材料9的开口形状与图2B所示的形状相同。随后，对第一异质半导体层3中通过掩模材料9的开口暴露到外部的部分进行全部刻蚀。从而，半导体衬底(漂移区2)的一部分通过掩模材料9的开口的底部暴露出。应当注意，对于刻蚀方法，可以通过干法刻蚀仅刻蚀第一异质半导体层3的一部分。另外，为了去除在 第一变形例中所说明的在干法刻蚀过程中发生的损坏，可以将通过热氧化形成牺牲氧化膜10与湿法刻蚀的组合用于该刻蚀方法。此外，可以通过湿法刻蚀而不是干法刻蚀来刻蚀第一异质半导体层3的一部分。另外，可以使用其它刻蚀方法。在任何情况下，不管怎样组合都可以执行这些刻蚀方法。 
(2)在去除掩模材料9之后，如图5B所示，例如通过LP-CVD，以等于膜厚控制部分21的膜厚的膜厚形成由多晶硅制成的第二异质半导体层11。形成第一异质半导体层3和第二异质半导体层11作为包括如图2C所示的具有预定膜厚的膜厚控制部分21的异质半导体区3。可以通过经由电子束蒸发或溅射沉积多晶硅，之后通过激光退火等再结晶，来形成第二异质半导体层11。另外，例如，第二异质半导体层11可以由通过分子束外延异质外延生长的单晶硅形成。作为选择，第二异质半导体层11可以由非晶硅形成。此外，第二异质半导体层11不是必须掺杂杂质。第二异质半导体层11以基本均一的厚度形成在漂移区2中通过掩模材料9的开口部分的底部暴露出的部分上以及第一异质半导体层3的顶部和开口侧面。 
(3)随后，如图5C所示，例如通过在900℃干式O2氧化，来热氧化第二异质半导体层11。在第二变形例的情况下，第二异质半导体层11被全部氧化。为此，异质半导体区3和栅绝缘膜4能够同时形成。栅绝缘膜4中在漂移区2上形成的部分和栅绝缘膜4中在异质半导体区3和漂移区2之间的异质结附近形成的另一部分二者都通过热氧化由多晶硅制成的第二异质半导体层11形成。这使得可以在异质结附近获得基本均一的膜厚。应当注意，可以在第二异质半导体层11被热氧化的同时热氧化第一异质半导体层3的一部分。其后，执行与图3B和之后的附图所示的制造步骤相同的制造步骤。这使得可以完成如图1所示的半导 体装置。 
如上所述，通过热氧化整个第二异质半导体层11形成栅绝缘膜4。因此，能够通过较好地控制第二异质半导体层11的厚度来形成要被热氧化的第二异质半导体层11。这使得可以获得具有更均一的膜厚以及由热氧化所导致的较高的绝缘特性和较高的可靠性的栅绝缘膜4。图5A示出了第一异质半导体层3中通过掩模材料9的开口暴露到外部的部分全被刻蚀掉的情况。然而，应当注意，第一异质半导体层3保留预定的厚度未刻蚀，第二异质半导体层11可以形成在所产生的第一异质半导体层3上。 
第三变形例
图5A示出了仅刻蚀第一异质半导体层3中通过开口暴露到外部的部分的情况。然而，如图6A～6C所示，即使在第一异质半导体层3之下的漂移区2也可能被附加地刻蚀。 
(1)如图6A所示，在第一异质半导体层3上形成包括形状与图2B所示的开口的形状相同的开口的掩模材料9。随后，第一异质半导体层3中通过掩模材料9的开口暴露到外部的部分全被刻蚀掉。从而，在掩模材料9的开口的底部暴露出半导体衬底(漂移区2)。其后，通过使用相同的掩模材料9选择性地去除漂移区2中通过开口的底部暴露出的部分。对于刻蚀方法，可以通过干法刻蚀仅刻蚀第一异质半导体层3的一部分。另外，为了去除在第一变形例中所说明的在干法刻蚀过程中发生的损坏，可以将通过热氧化形成牺牲氧化膜10与湿法刻蚀氧化膜的组合用于该刻蚀方法。 
(2)其后，如图6B所示，以与第二变形例相同的方式例如通过LP-CVD形成由多晶硅制成的第二异质半导体层11。 
(3)随后，如图6C所示，例如通过在900℃干式O2氧化，来热氧化第二异质半导体层11。与第二变形例相同，第二异质 半导体层11被全部氧化。其后，执行与图3B和之后的附图所示的制造步骤相同的制造步骤。这使得可以完成如图7所示的、包括达到漂移区2的内部的栅绝缘膜4的一部分和栅电极5的一部分的半导体装置。 
即使在如图6A所示刻蚀漂移区2的一部分的情况下，也能够以非常高的精度控制要被热氧化的第二异质半导体层11的厚度。这使得可以获得具有均一的膜厚以及由热氧化所导致的较高的绝缘特性和较高的可靠性的栅绝缘膜4。 
在第一实施例及其变形例(第一到第三变形例)的任何情况下，通过氧化由其各自的异质半导体材料(多晶硅)制成的第一异质半导体层3和第二异质半导体层11中的任何一个的部分或者全部，来形成栅绝缘膜4。这使得可以获得具有均一的膜厚以及由热氧化所导致的较高的绝缘特性和较高的可靠性的栅绝缘膜4。应当注意，栅绝缘膜4可以具有通过层叠例如通过CVD所形成的CVD氧化膜而获得的分层结构，只要包含以氧化膜接触漂移区2和异质半导体区3之间的异质结界面的方式形成的氧化膜即可。在这种情况下，以何种顺序相互层叠CVD氧化膜无关紧要。可以在CVD氧化膜相互层叠之后，形成热氧化膜。这使得可以在形成热氧化膜的同时对CVD氧化膜进行退火。在任何情况下，可以在栅绝缘膜4形成之后，在预定的氛围中以预定的温度执行对CVD氧化膜退火的步骤。 
第二实施例
参照图8，对根据本发明第二实施例的半导体装置的结构进行说明。应当注意，仅对使根据第二实施例的半导体装置与图1所示的半导体装置不同的部分进行说明。 
如图8所示，栅绝缘膜4中位于异质半导体区3上的、除了开关的驱动部分之外的部分，以厚于该驱动部分附近(异质结附 近)的膜厚的膜厚形成，而栅绝缘膜4中在异质半导体区3和漂移区2之间的异质结附近的、等同于开关的驱动部分的其它部分，以与图1所示的栅绝缘膜4的相应部分的厚度相等的厚度形成。其它点与图1相同。为此，省略对该点的说明。 
通过以厚于异质结附近的厚度的厚度形成栅绝缘膜4中位于异质半导体区3上的部分，当处于截止状态时，栅电极5和异质半导体区3之间绝缘的绝缘特性变得更高。此外，由于抑制了漏电流，因而提高了长期的可靠性。 
接下来，参照图9A～9C，对于图8所示的半导体装置的制造方法的例子进行说明。 
(1)首先，如图9A所示，制备通过在N+型衬底区1上外延生长N-型漂移区2获得的N型碳化硅半导体衬底。随后，例如通过LP-CVD在碳化硅半导体衬底上形成多晶硅层3(第一异质半导体层)。其后，例如通过离子注入法，以磷或砷等杂质掺杂第一异质半导体层3。此时，在第一异质半导体层3的表面层部分中形成由于离子注入而导致晶体结构不规则的离子注入损坏层12。在第二实施例的情况下，保留离子注入损坏层12不去除。通常，在离子注入到硅层中时，其晶体被离子注入损坏破坏。通过对该晶体实施预定的热处理的再结晶化来恢复该晶体。第二实施例使离子注入损坏层12照原样存在于第一异质半导体层3的表面层部分中。应当注意，可以通过经电子束蒸发或溅射沉积多晶硅，之后通过激光退火再结晶，来形成第一异质半导体层3。另外，可以由通过例如分子束外延的异质外延生长获得的单晶硅来形成第一异质半导体层3。 
(2)随后，以与图2B和2C所示相同的方式在第一异质半导体层3上形成在其预定区域具有开口的掩模材料9。其后，通过干法刻蚀选择性地去除第一异质半导体层3中通过掩模材料9 的开口暴露到外部的部分。此时，第一异质半导体层3中通过掩模材料9的开口暴露到外部的部分被去除，而第一异质半导体层3的一部分保留预定的厚度未刻蚀。在刻蚀之后，去除掩模材料9。通过上述步骤，如图9B所示，在半导体衬底(1，2)上形成异质半导体区3。异质半导体区3的一部分(对应于掩模材料的开口)包括膜厚薄于其它任何部分的膜厚的膜厚控制部分21。此外，在除了膜厚控制部分21之外的异质半导体区3中形成离子注入损坏层12。 
(3)其后，如图9C所示，例如通过在900℃干式O2氧化，来氧化异质半导体区3的表面层部分。从而，以等于膜厚控制部分21的膜厚的厚度氧化异质半导体区3。结果，图9B所示的膜厚控制部分21被全部氧化。同时，除了与膜厚控制部分21相对应的部分之外，异质半导体区3的暴露的部分仅被部分地氧化。这样，形成与异质半导体区3和漂移区2之间的异质结相邻的栅绝缘膜4。由此氧化的异质半导体区3包括离子注入损坏层12。离子注入损坏层12的氧化速率高于异质半导体区3其它部分的氧化速率。这使得即使花费相同长度的时间进行热氧化也可以比其它部分获得更厚的氧化膜。其后，执行与图3B以及之后的附图所示的制造步骤相同的制造步骤。这使得可以完成图8所示的半导体装置。 
如上所述，离子注入损坏层12存在于异质半导体区3中不影响开关驱动的部分的上层部分。为此，异质半导体区3的该部分具有比异质半导体区3的其它区域更高的氧化速率。这使得可以获得比栅绝缘膜4中在异质结附近的部分更厚的氧化膜。从而进一步提高了除驱动部分之外的部分的栅绝缘特性。这使得可以获得更高的可靠性。 
第四变形例
通过使用图10A～10C所示的制造方法，能够制造图8所示的半导体装置。具体地，可以通过在第一异质半导体层3上形成第二异质半导体层11来形成异质半导体区3。 
(1)与第二实施例相同，在N型碳化硅半导体衬底上形成第一异质半导体层3。随后，将杂质离子注入第一异质半导体层3。此时，在第一异质半导体层3的表面层部分中形成离子注入损坏层12。 
(2)如图10A所示，通过干法刻蚀选择性地去除多晶硅层3中通过掩模材料的开口暴露到外部的部分。此时，多晶硅层3中通过掩模材料9的开口暴露到外部的部分被全部去除，从而在开口的底部暴露出漂移区2的一部分。在刻蚀之后，去除掩模材料。应当注意，可以以刻蚀掉漂移区2的一部分的方式进行干法刻蚀。 
(3)如图10B所示，例如通过LP-CVD以等于膜厚控制部分21的厚度形成由多晶硅制成的第二异质半导体层11。第一异质半导体层3和第二异质半导体层11形成包括具有预定膜厚的膜厚控制部分21的异质半导体区3。以基本均一的厚度在漂移区2中通过掩模材料9的开口的底部暴露出的部分上和第一异质半导体层3的顶部和开口侧壁上形成第二异质半导体层11。 
 (4)随后，如图10C所示，例如通过在900℃干式O2氧化，以等于第二异质半导体层11(膜厚控制部分21)的膜厚的厚度来热氧化第一异质半导体层3。此时，紧接在第二异质半导体层11被氧化之后，离子注入损坏层12也被氧化。离子注入损坏层12的氧化速率高于异质半导体区3其它部分的氧化速率。这使得即使进行相同的热氧化也可以获得更厚的氧化膜。其后，执行与图3B以及之后的附图所示的制造步骤相同的制造步骤。这使得可以完成图8所示的半导体装置。 
尽管使用CVD氧化膜的传统方法不能控制栅电极的阈值，但是通过控制异质半导体区3或异质半导体层11所掺杂的杂质的类型、杂质浓度和掺杂位置等，能够控制该阈值。这对于控制半导体装置的截止特性是有效的。 
其它实施例
如上所述，通过以第一和第二实施例及它们的变形例为例，对本发明进行了说明。不应理解为，构成该公开内容一部分的说明书和附图对本发明施加了限制。根据该公开内容，对于本领域的技术人员来说，各种作为选择的实施例、例子和应用的技术是清楚的。 
例如，第一和第二实施例以各自包含基本结构的晶体管为例进行了说明。然而，只要制造接近于异质结的栅绝缘膜4的方法与上述制造方法相同，就可以获得相同的效果，而不管向其添加了什么结构作为半导体装置或者该结构可以如何变形。在图11～15中示出了装置结构的具体例子。 
通过包含一个N型的异质半导体区3而构成了图1和图8中分别示出的各个半导体装置。然而，如图11和12所示，半导体装置可以包含第二异质半导体区13。图11所示的第二异质半导体区13设置在异质半导体区3的顶部，并连接到源电极6。图12所示的第二异质半导体区13设置在与栅绝缘膜4相邻的异质结附近之外的区域，并连接到源电极6和漂移区2。应当注意，可以根据希望如何使用第二异质半导体区13来任意地设置第二异质半导体区13的导电类型和杂质浓度。勿庸置疑，半导体装置可以包括三种或更多种异质半导体区，而不是图11和图12所示的两种异质半导体区。 
此外，如图13和图14所示，可以在漂移区2中设置第一电场限制区14和第二电场限制区15。通过形成这些电场限制区，在 处于截止状态时，通过第一电场限制区14限制施加到异质半导体区3和漂移区2之间的异质结界面的电场。这产生了减少漏电流、从而进一步提高了截止性能的效果。而且，如图14所示的第二电场限制区15的形成限制了施加到栅绝缘膜4的电场。这使得更不可能在栅绝缘膜4中发生绝缘击穿，因此提高了可靠性。第一电场限制区14和第二电场限制区15中的每一个都可以是P型区、电阻区或绝缘区。而且，尽管在图14中第二电场限制区15与第一电场限制区14一起形成，但是半导体装置可以仅由这两个电场限制区中的第二电场限制区15构成。 
此外，如图15所示，可以在漂移区2中栅绝缘膜4和异质半导体区3二者都接触漂移区2的预定部分中形成具有比漂移区2的N-型掺杂物浓度更高的N-型掺杂物浓度的N+型导通区16。在图15中，除了导通区16之外，还形成第二电场限制区15和第一电场限制区14。然而，应当注意，这三个区中可以仅形成导通区16。另外，导通区16可以与第二电场限制区15和第一电场限制区14中的任何一个一起形成。这种结构的使用使得可以限制异质半导体区3和导通区16之间的异质结中的能垒，因此可以获得较高的导通特性。换言之，导通电阻变得更小，因此提高了导通性能。 
图11～15各自示出了与图1相对应的栅绝缘膜4的结构。勿庸置疑，可以将异质半导体区3上的栅绝缘膜4中不影响开关驱动的部分形成为厚于栅绝缘膜4的其它部分，以使栅绝缘膜4可对应于图8所示的栅绝缘膜4。此外，以使用碳化硅作为衬底材料的半导体装置为例对全部实施例进行了说明。衬底材料可以是硅、锗化硅、氮化镓和金刚石等任何其它半导体材料。而且，使用4H多型碳化硅对全部实施例进行说明。然而，也可以使用6H多型碳化硅和3C多型碳化硅等任何其它多型碳化硅作为多 型碳化硅。而且，以所谓的纵向结构的晶体管为例对全部实施例进行了说明，在纵向结构的晶体管中，漏电极7和源电极6彼此相对设置，漂移区2位于它们之间，并且电流沿纵向流动。然而，也可以使用所谓的横向结构的晶体管，在横向结构的晶体管中，漏电极7和源电极6配置在例如单个主面上，并且电流沿横向流动。 
此外，以使用多晶硅作为第一异质半导体层3和第二异质半导体层11的材料为例，对某些变形例进行了说明。然而，可以使用任何其它硅材料、任何其它半导体材料和任何其它多型碳化硅等任何其它材料，只要该材料以碳化硅形成异质结即可。硅材料的例子包括单晶硅和非晶硅。半导体材料的例子包括锗和锗化硅。多型碳化硅的例子包括6H多型碳化硅和3C多型碳化硅。以使用N型碳化硅作为漂移区2并且使用N型多晶硅作为异质半导体区3为例对全部实施例进行了说明。然而，可以将N型碳化硅与P型多晶硅的组合、P型碳化硅与P型多晶硅的组合和P型碳化硅与N型多晶硅的组合等任何其它组合用于漂移区2和异质半导体区3。 
提交日为2006年7月6日的日本专利申请No.2006-186560的全部内容通过引用包含于此。 

Claims (4)

1.一种半导体装置的制造方法，包括以下工序：
制备由半导体材料制成的半导体衬底；
为了在异质半导体区和所述半导体衬底之间的界面处形成异质结，在所述半导体衬底上形成所述异质半导体区，所述异质半导体区由带隙与所述半导体材料的带隙不同的以下被称为异质半导体材料的半导体材料制成；
通过至少氧化所述异质半导体区的一部分，形成与所述异质结相邻的栅绝缘膜；以及
在所述栅绝缘膜上形成栅电极，
其中，所述异质半导体区的所述一部分包括膜厚控制部分，所述膜厚控制部分的膜厚薄于所述异质半导体区的其它部分的膜厚，以及
通过氧化所述膜厚控制部分，形成所述栅绝缘膜的一部分，
其中，在所述半导体衬底上形成所述异质半导体区的工序包括以下工序：
在所述半导体衬底上形成由所述异质半导体材料制成的第一异质半导体层；
为了使所述半导体衬底的一部分可以暴露到外部，选择性地去除所述第一异质半导体层的一部分；以及
在所述半导体衬底的暴露部分上以及在所述第一异质半导体层的未被选择性去除的部分上，以等于所述膜厚控制部分的膜厚的厚度形成由所述异质半导体材料制成的第二异质半导体层，
其中，在所述半导体衬底的暴露部分上形成的第二异质半导体层构成所述膜厚控制部分，
通过氧化全部第二异质半导体层来形成所述栅绝缘膜。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，在形成所述第二异质半导体层之前，进一步选择性地去除所述半导体衬底中通过选择性地去除所述第一异质半导体层的一部分而暴露到外部的部分。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述半导体衬底由碳化硅、金刚石和氮化镓中的任一种制成。
4.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第一异质半导体层或所述第二异质半导体层由单晶硅、多晶硅和非晶硅中的任一种制成。
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