以下に、本発明の第1乃至第4の実施形態に係る半導体装置の製造方法について、図1乃至図11を参照して説明する。
なお、第1乃至第4の実施形態では、本発明に係る半導体装置の製造方法を電界効果トランジスタの製造方法に適用している。また、図1、図5、図7および図10では、当該電界効果トランジスタの単位セルを2つ対向して並べた断面を表している。そして、第1乃至第4の実施形態に係る半導体装置は、電界効果トランジスタの単位セルを2つ対向して並べた断面構造としている。実際には、これらの単位セルが複数並列に配置接続されて1つのトランジスタを形成するが、上記断面構造で代表して説明する。
(第1の実施形態)
まず、本発明の第1の実施形態に係る半導体装置の製造方法で製造された半導体装置について、図1を参照して説明する。図1は、本発明の第1の実施形態に係る半導体装置の構成を示す断面図である。図1に示すように、第1の実施形態に係る半導体装置では、N型高濃度(N+型)の炭化珪素からなるN+型炭化珪素基体1の表面上に、N型低濃度(N−型)のN−型炭化珪素エピタキシャル層2を備える。半導体基体であるN−型炭化珪素エピタキシャル層2の表面側に、それぞれのセルに対応して、第1の絶縁領域である絶縁膜3を備える。絶縁膜3上に、導電体領域であるN+型多結晶シリコン領域4を備えている。ここで、N+型多結晶シリコン領域4は、ヘテロ接合領域5とソース電極9とを電気的に接続する導電体の役割を持つ。
また、第1の実施形態に係る半導体装置では、N−型炭化珪素エピタキシャル層2とN+型多結晶シリコン領域4との間の空間であるアンダーカット部22(図3参照)に、ヘテロ接合領域5を備える。ヘテロ接合領域5は、N−型炭化珪素エピタキシャル層2とヘテロ接合を形成している。N−型炭化珪素エピタキシャル層2とヘテロ接合領域5との接合部に隣接して、第2の絶縁領域であるゲート絶縁膜6を備える。ゲート絶縁膜6を介して、電極であるゲート電極7を備えている。更に、N+型多結晶シリコン領域4上に、ソース電極9を備える。ソース電極9とゲート電極7は、層間絶縁膜8によって絶縁される。N+型炭化珪素基体1の裏面には、ドレイン電極10が電気的に低抵抗でオーミック接続されている。なお、電界効果トランジスタの単位セルの断面構造については、上記の通りであるが、単位セルが複数並列接続されたチップの最外周部では、電界効果トランジスタのオフ時における周辺での電界集中を緩和して高耐圧を実現するためにガードリング等の終端構造(不図示)が採用される。当該終端構造として、パワーデバイス分野で用いられる一般的な終端構造を適用できる。その説明は省略する。
次に、第1の実施形態に係る半導体装置の基本的な動作について説明する。図1に示した第1の実施形態に係る半導体装置は、ソース電極9を接地し、ドレイン電極10に所定の正の電位を印加した状態で、ゲート電極7の電位を制御することで、スイッチとして機能する。つまり、ゲート電極7を接地した状態では、炭化珪素エピタキシャル層2とヘテロ接合領域5との界面(以下、ヘテロ接合界面とする。)に形成されたエネルギーバリアにより電子の流れを遮断し、オフ状態となる。一方、ゲート電極7に正電圧が印加されると、ヘテロ接合界面に電界が作用し、ヘテロ接合界面がなすエネルギー障壁の厚さが薄くなり、トンネル電流が生じてオン状態となる。
次に、第1の実施形態に係る半導体装置の製造方法について、図2乃至図4を参照して説明する。第1の実施形態に係る半導体装置の製造方法は、図2(A)〜図4(H)に示した工程を含む。以下、図2(A)〜図4(H)の順に各工程を説明する。図2は、図1に示す半導体装置の製造方法を示す断面工程図である。図3は、図2に続く断面工程図、図4は、図3に続く断面工程図である。
図2(A)に示すように、N+型炭化珪素基体1上にN−型炭化珪素エピタキシャル層2を形成し、形成されたN−型炭化珪素エピタキシャル層2上に絶縁膜3を形成し、形成された絶縁膜3上にN+型多結晶シリコン領域4を形成する(第1の工程並びに第2の工程)。
具体的には、N+型炭化珪素基体1の表面上に、N−型炭化珪素エピタキシャル層2を形成する。炭化珪素はいくつかのポリタイプ(結晶多形)が存在するが、N+型炭化珪素基体1およびN−型炭化珪素エピタキシャル層2を構成する炭化珪素のポリタイプとして、代表的な4Hを用いている。N+型炭化珪素基体1は、数10〜数100μm程度の厚さを持つ。N−型炭化珪素エピタキシャル層2は、例えば、不純物濃度が1014〜1018個/cm3、厚さが数μm〜数10μmとして形成される。次に、N−型炭化珪素エピタキシャル層2の表面上に、絶縁膜3を数10Å〜数μmの厚さで成膜する。絶縁膜3の材料として、例えば、シリコン酸化膜を用いることができる。この場合、絶縁膜3の成膜方法として、熱酸化法、CVD法を用いることができる。続いて、絶縁膜3上にN+型多結晶シリコン領域4を数10Å〜数μmの厚さで成膜する。N+型多結晶シリコン領域4の成膜方法として、低圧CVDなどが用いられる。また、N型不純物の導入方法として、例えば、成膜中に不純物を導入する方法や、多結晶シリコンを成膜した後に不純物を熱拡散させる方法、不純物をイオン注入する方法などを用いることができる。
次に、図2(B)および図2(C)に示すように、絶縁膜3が露出するまでN+型多結晶シリコン領域4をエッチングし、開口部を形成する(第3の工程)。
具体的には、まずN+型多結晶シリコン領域4上にレジストを塗布し、フォトリソグラフィーによりパターニングし、レジストマスク11を形成する。次に、レジストマスク11をマスクにしてN+型多結晶シリコン領域4をエッチングし、N+型多結晶シリコン領域4に開口部を形成する。そして、N+型多結晶シリコン領域4のエッチング方法として、ドライエッチングを用いることができる。この際、N+型多結晶シリコン領域4と絶縁膜3の選択比の高いドライエッチング条件を用いることで、絶縁膜3が露出した時点でドライエッチングを止めることができ、ドライエッチングのプラズマダメージがN−型炭化珪素エピタキシャル層2に達することを抑制することができる。これにより、良好な特性のヘテロ接合界面およびMOS界面を形成することができる。その後、レジストマスク11を除去する。
次に、図3(D)に示すように、開口部内の絶縁膜3をエッチングし、N−型炭化珪素エピタキシャル層2とN+型多結晶シリコン領域4との間にアンダーカット部22を形成する(第4の工程)。
具体的には、絶縁膜3の選択的なエッチング方法として、例えば、フッ酸によるウエットエッチングを用いることができる。なお、絶縁膜3を選択的にエッチングでき、アンダーカット部22を形成できるエッチング方法であれば、ドライエッチングや他のエッチング方法でもかまわない。しかしながら、ウエットエッチングを用いることで、ヘテロ接合界面にプラズマ等のダメージが入ることを回避できる。また、アンダーカット部22の幅として、数10Å〜数μmとすることができる。ここで、アンダーカット部22の幅をX、絶縁膜3の厚さをYとする。X/Yの値が大きすぎると、第3の工程におけるN−型多結晶シリコン層51の成膜時に、カバレッジが悪くなり、ボイド等が生じる可能性があるため、XとYの値を適切に選ぶことが必要である。例えば、X/Yの値として、5以下程度とすることで、ボイド等の発生を抑制することができる。
次に、図3(E)に示すように、N+型多結晶シリコン領域4上に、開口部内のN−型炭化珪素エピタキシャル層2の表面に、および、アンダーカット部22内に、半導体領域であるN−型多結晶シリコン層51を形成する(第5の工程)。ここで、N−型多結晶シリコン層51は、N−型炭化珪素エピタキシャル層2とバンドギャップの異なる半導体材料である多結晶シリコンからなる。
具体的には、N+型多結晶シリコン領域4上、N−型炭化珪素エピタキシャル層2の表面、アンダーカット部22内に、多結晶シリコンを成膜する。多結晶シリコンの成膜方法として、例えば、低圧CVDなどが用いられる。多結晶シリコンの膜厚を、絶縁膜3の厚さの半分以上とすることで、ボイド等を生じることなく、アンダーカット部22に多結晶シリコンを埋設することができる。多結晶シリコンにN型不純物を導入し、N−型多結晶シリコン層51を形成する。多結晶シリコンにN型不純物を導入する方法として、例えば、成膜中に不純物を導入する方法や、多結晶シリコンを成膜した後に不純物を熱拡散させる方法、不純物をイオン注入する方法などを用いることができる。ここで、上述したように、アンダーカット部22の幅Xと絶縁膜3の厚さYを適切に選ぶことで、ボイド等を生じることなく、アンダーカット部22内にN−型多結晶シリコン層51を埋設することができる。
次に、図3(F)に示すように、アンダーカット部22以外に形成されたN−型多結晶シリコン層51を除去する(第6の工程)。すなわち、N−型炭化珪素エピタキシャル層2の表面上のN−型多結晶シリコン層51を除去し、N−型炭化珪素エピタキシャル層2の表面を露出させる。N−型多結晶シリコン層51の膜厚分だけN−型多結晶シリコン層51を熱酸化する。その後、熱酸化したN−型多結晶シリコン層51の熱酸化膜を、例えば、フッ酸等を用いたウエットエッチングで除去する。この際、熱酸化は等方的に進行するため、N+型多結晶シリコン領域4上のN−型多結晶シリコン層51も熱酸化されるので、同様に除去される。
ここで、アンダーカット部22に埋設されたN−型多結晶シリコン層51は自己整合的に熱酸化しないので、N−型多結晶シリコン層51をアンダーカット部22内に残すことができる。これから、N+型多結晶シリコン領域4上、および、N−型炭化珪素エピタキシャル層2の表面上のN−型多結晶シリコン層51を除去することで、アンダーカット部22内にヘテロ接合領域5を形成することができる。また、熱酸化する量を、N−型多結晶シリコン層51の膜厚より多くすることで、ヘテロ接合界面の幅、すなわち、アンダーカット部22の幅を調整することもできる。
なお、アンダーカット部22以外に形成されたN-型多結晶シリコン層51を熱酸化および酸化膜エッチングを用いて除去しているが、例えば基板面に対して縦方向に異方性ドライエッチングを行うことにより、図3(F)-2のように、N+型多結晶シリコン層4の一部にN-型多結晶シリコン層51を残すようにしても良く、この場合、工程数が少なくなる。
次に、図4(G)に示すように、開口部内のN−型炭化珪素エピタキシャル層2の表面、ヘテロ接合領域5の側面およびN+型多結晶シリコン領域4に接するゲート絶縁膜6を形成し(第7の工程)、開口部内のゲート絶縁膜6に接するゲート電極7を形成する(第8の工程)。
すなわち、ゲート絶縁膜6を、例えば1000Å程度堆積させる。ゲート絶縁膜6として、シリコン酸化膜が好適に用いられる。ゲート絶縁膜6の堆積方法として、例えば、熱CVD法、プラズマCVD法、スパッタ法などを用いることができる。次に、ゲート電極7を堆積する。ゲート電極7として、例えば不純物を導入した多結晶シリコンなどが用いられる。次に、図4(H)に示すように、堆積したゲート電極7上にレジストを塗布し、フォトリソグラフィーによりレジストをパターニングし、レジストをマスクにしてゲート電極7をパターニングする。続いて、層間絶縁膜8を成膜する。その後、層間絶縁膜8にコンタクトホールを開口する。更に、ソース電極9、ドレイン電極10を形成し、図1に示した第1の実施形態に係る半導体装置(絶縁ゲート型トランジスタ)を完成させる。
以上より、第1の実施形態に係る半導体装置の製造方法では、N−型炭化珪素エピタキシャル層2の主面に、絶縁膜3を形成する第1の工程と、絶縁膜3上にN+型多結晶シリコン領域4を形成する第2の工程と、N+型多結晶シリコン領域4の一部に、絶縁膜3が露出するまでエッチングして開口部を形成する第3の工程と、前記開口部内の絶縁膜3をエッチングし、N−型炭化珪素エピタキシャル層2とN+型多結晶シリコン領域4との間に空間を形成する第4の工程と、少なくとも前記空間を含む前記開口部内の、N−型炭化珪素エピタキシャル層2とは異なる禁制帯を有する半導体材料を形成し、ヘテロ接合領域を形成する第5の工程と、少なくとも前記開口部内のN−型炭化珪素エピタキシャル層2が露出するように、前記異なる禁制帯を有する半導体材料を除去する第6の工程と、前記開口部内及びN+型多結晶シリコン領域4にゲート絶縁膜6を形成する第7の工程と、前記開口部内のゲート絶縁膜6に接するゲート電極7を形成する第8の工程とを含む。
これにより、時間制御によって精度良くアンダーカット部22を形成することができ、アンダーカット部22内に自己整合的にヘテロ接合領域5を形成することができるので、ヘテロ接合界面の幅のばらつきを抑制することができる。これから、オフ状態に発生するリーク電流のばらつきを抑制でき、トランジスタ特性の悪化を抑制できる。
また、第1の実施形態に係る半導体装置の製造方法は、N−型多結晶シリコン層51を熱酸化した後、熱酸化したN−型多結晶シリコン層51をウエットエッチングにより除去する。これにより、ドライエッチングでN−型多結晶シリコン層51を除去すると、ヘテロ接合界面にプラズマ等のダメージが入る虞があるが、ウエットエッチングでN−型多結晶シリコン層51を除去することで、プラズマによるダメージを回避することができる。
(第2の実施形態)
次に、第2の実施形態に係る半導体装置の製造方法について、第1の実施形態に係る半導体装置の製造方法と異なる点を中心に図5乃至図6を参照して説明する。また、第2の実施形態に係る半導体装置の製造方法について、第1の実施形態に係る半導体装置の製造方法と同様の構造には同じ番号を付し、同じ用語を用いて、説明を省略する。
図5は、本発明の第2の実施形態に係る半導体装置の構成を示す断面図である。
ここで、第2の実施形態に係る半導体装置が第1の実施形態に係る半導体装置と異なる点は、開口部内のN−型炭化珪素エピタキシャル層2の表面が所定の深さまでエッチングされていることである。すなわち、ゲート電極7の底面が、N−型炭化珪素エピタキシャル層2に形成された溝23(図6参照)の中にある、いわゆるトレンチゲート型である。
次に、第2の実施形態に係る半導体装置の製造方法について、図6を参照して説明する。図6は、図5に示す半導体装置の製造方法を示す断面工程図である。第2の実施形態に係る半導体装置の製造方法は、第1の実施形態に係る半導体装置の製造方法とほとんど同じである。第2の実施形態に係る半導体装置の製造方法が第1の実施形態に係る半導体装置の製造方法と異なる点は、第6の工程(図3(F)参照)と第7の工程(図4(G)参照)との間に、開口部内のN−型炭化珪素エピタキシャル層2の表面を所定の深さまでエッチングする工程を含むことである。
具体的には、図2(A)〜図3(F)に示した工程と同じ工程を実施する。次に、N+型多結晶シリコン領域4をマスクとして、ドライエッチングにより、N−型炭化珪素エピタキシャル層2の表面から所定の深さの溝23を形成する。この際、エッチング条件によっては、マスクであるN+型多結晶シリコン領域4もエッチングされるが、N+型多結晶シリコン領域4の厚さを十分厚くしておくことで、所定の深さの溝23を形成することができる。なお、第4の工程において、N−型炭化珪素エピタキシャル層2の表面上のN−型多結晶シリコン層51を除去する方法として、ドライエッチングを用いた場合には、ドライエッチングにより溝23を形成する本工程を連続して実施することもできる。次に、図4(G)〜図4(H)に示した工程と同様の工程を実施する。更に、第1の実施形態と同様に、ソース電極9、ドレイン電極10を形成し、図5に示した第2の実施形態に係る半導体装置を完成させる。
以上より、第2の実施形態に係る半導体装置の製造方法では、N−型炭化珪素エピタキシャル層2の主面に、絶縁膜3を形成する第1の工程と、絶縁膜3上にN+型多結晶シリコン領域4を形成する第2の工程と、N+型多結晶シリコン領域4の一部に、絶縁膜3が露出するまでエッチングして開口部を形成する第3の工程と、前記開口部内の絶縁膜3をエッチングし、N−型炭化珪素エピタキシャル層2とN+型多結晶シリコン領域4との間に空間を形成する第4の工程と、少なくとも前記空間を含む前記開口部内の、N−型炭化珪素エピタキシャル層2とは異なる禁制帯を有する半導体材料を形成し、ヘテロ接合領域を形成する第5の工程と、少なくとも前記開口部内のN−型炭化珪素エピタキシャル層2が露出するように、前記異なる禁制帯を有する半導体材料を除去する第6の工程と、開口部内のN−型炭化珪素エピタキシャル層2の表面を所定の深さまでエッチングする工程と、前記開口部内及びN+型多結晶シリコン領域4にゲート絶縁膜6を形成する第7の工程と、前記開口部内のゲート絶縁膜6に接するゲート電極7を形成する第8の工程とを含む。
これにより、時間制御によって精度良くアンダーカット部22を形成することができる。そして、アンダーカット部22内に自己整合的にヘテロ接合領域5を形成することができ、ヘテロ接合界面の幅のばらつきを抑制することができる。これから、オフ状態に発生するリーク電流のばらつきを抑制でき、トランジスタ特性の悪化を抑制できる。
また、第2の実施形態に係る半導体装置の製造方法では、第1の実施形態と同様に、第6の工程は、N−型多結晶シリコン層51を熱酸化した後、熱酸化したN−型多結晶シリコン層51をウエットエッチングにより除去する。これにより、第4の工程において、ドライエッチングでN−型多結晶シリコン層51を除去すると、ヘテロ接合界面にプラズマ等のダメージが入る虞があるが、ウエットエッチングでN−型多結晶シリコン層51を除去することで、プラズマによるダメージを回避することができる。
また、第2の実施形態に係る半導体装置の製造方法では、第6の工程と第7の工程の間に、開口部内のN−型炭化珪素エピタキシャル層2の表面を所定の深さまでエッチングする工程を含む。また、半導体装置は電界効果トランジスタである。これにより、第2の実施形態に係る半導体装置を、いわゆるトレンチゲート型にすることができる。これから、いわゆるプレーナ型である第1の実施形態に係る半導体装置と比べて、ゲート電極7の電界がヘテロ接合界面に印加されやすくなり、エネルギー障壁の厚さを効果的に制御することができる。その結果、電界効果トランジスタのオフ時のリーク電流を低減し、オン時のオン電流を増加させることができる。
(第3の実施形態)
次に、第3の実施形態に係る半導体装置の製造方法について、第1の実施形態に係る半導体装置の製造方法と異なる点を中心に図7乃至図8を参照して説明する。また、第3の実施形態に係る半導体装置の製造方法について、第1の実施形態に係る半導体装置の製造方法と同様の構造には同じ番号を付し、同じ用語を用いて、説明を省略する。図7は、本発明の第3の実施形態に係る半導体装置の構成を示す断面図である。
ここで、第3の実施形態に係る半導体装置が第1の実施形態に係る半導体装置と異なる点は、開口部がテーパー形状に形成されていることである。すなわち、ヘテロ接合領域5において、N−型炭化珪素エピタキシャル層2、ヘテロ接合領域5およびゲート絶縁膜6が互いに接する部分の形状が、鋭角になっていることである。
次に、第3の実施形態に係る半導体装置の製造方法について、図8を参照して説明する。図8は、図7に示す半導体装置の製造方法を示す断面工程図である。図9は、図8に続く断面工程図である。第3の実施形態に係る半導体装置の製造方法が第1の実施形態に係る半導体装置の製造方法と異なる点は、開口部をテーパー形状に形成することである。
第3の実施形態に係る半導体装置の製造方法では、まず、図2(A)に示した工程と同じ工程を実施する。
次に、図8(I)および図8(J)に示すように、絶縁膜3が露出するまでN+型多結晶シリコン領域4をエッチングし、テーパー形状の開口部を形成する工程を実施する。具体的には、N+型多結晶シリコン領域4上にレジストを塗布し、フォトリソグラフィーによりパターニングし、レジストマスク11を形成する。この際、レジストマスク11の側面の形状をテーパー形状に形成する。テーパー形状に形成するためには、露光・現像条件を調整しても良いし、通常の露光・現像を行った後、酸素プラズマ等で角部のレジストをエッチングしても良い。
次に、レジストマスク11をマスクにしてN+型多結晶シリコン領域4をエッチングし、N+型多結晶シリコン領域4に開口部を形成する。N+型多結晶シリコン領域4のエッチング方法として、ドライエッチングを用いることができる。この際、N+型多結晶シリコン領域4と絶縁膜3の選択比の高いドライエッチング条件を用いることで、絶縁膜3が露出した時点でドライエッチングを止めることができ、ドライエッチングのプラズマダメージがN−型炭化珪素エピタキシャル層2に達することを抑制することができる。これにより、良好な特性のヘテロ接合界面およびMOS界面を形成することができる。その後、レジストマスク11を除去する。
また、本エッチング工程により、レジストマスク11の側面のテーパー形状が、N+型多結晶シリコン領域4に転写され、N+型多結晶シリコン領域4に形成される開口部もテーパー形状となる。なお、第3の実施形態では、開口部をテーパー形状とするために、レジストマスク11の側面をテーパー形状としたが、他の方法を用いることもできる。例えば、レジストマスク11の側面を直角に近い形状に形成しておき、N+型多結晶シリコン領域4をドライエッチングする際に、レジストマスク11とN+型多結晶シリコン領域4のエッチングレートの差を小さくしておくことで、レジストマスク11を横方向に後退させながらN+型多結晶シリコン領域4をエッチングすることができる。このようなエッチング方法を用いても、開口部をテーパー形状に形成することができる。
次に、第1の実施形態と同様に、図9(K)に示すように、開口部内の絶縁膜3をエッチングし、N−型炭化珪素エピタキシャル層2とN+型多結晶シリコン領域4との間にアンダーカット部22を形成する工程を実施する。ここで、絶縁膜3の選択的なエッチング方法として、例えば、フッ酸によるウエットエッチングを用いることができる。なお、絶縁膜3を選択的にエッチングでき、アンダーカット部22を形成できるエッチング方法であれば、ドライエッチングや他のエッチング方法でもかまわない。しかしながら、ウエットエッチングを用いることで、ヘテロ接合界面にプラズマ等のダメージが入ることを回避できる。
また、アンダーカット部22の幅として、数10Å〜数μmとすることができる。ここで、アンダーカット部22の幅をX、絶縁膜3の厚さをYとする。X/Yの値が大きすぎると、第3の工程におけるN−型多結晶シリコン層51の成膜時に、カバレッジが悪くなり、ボイド等が生じる可能性があるため、XとYの値を適切に選ぶことが必要である。例えば、第1の実施形態と同様に、X/Yの値として、5以下程度とすることで、ボイド等の発生を抑制することができる。
次に、第1の実施形態と同様に、図9(L)に示すように、N+型多結晶シリコン領域4上に、開口部内のN−型炭化珪素エピタキシャル層2の表面に、および、アンダーカット部22内に、N−型多結晶シリコン層51を形成する工程を実施する。ここで、N−型多結晶シリコン層51は、N−型炭化珪素エピタキシャル層2とバンドギャップの異なる半導体材料である多結晶シリコンからなる。具体的には、N+型多結晶シリコン領域4上、N−型炭化珪素エピタキシャル層2の表面、アンダーカット部22内に、多結晶シリコンを成膜する。多結晶シリコンの成膜方法として、例えば、低圧CVDなどが用いられる。多結晶シリコンの膜厚を、絶縁膜3の厚さの半分以上とすることで、ボイド等を生じることなく、アンダーカット部22に多結晶シリコンを埋設することができる。
多結晶シリコンにN型不純物を導入し、N−型多結晶シリコン層51を形成する。多結晶シリコンにN型不純物を導入する方法として、例えば、成膜中に不純物を導入する方法や、多結晶シリコンを成膜した後に不純物を熱拡散させる方法、不純物をイオン注入する方法などを用いることができる。ここで、上述したように、アンダーカット部22の幅Xと絶縁膜3の厚さYを適切に選ぶことで、ボイド等を生じることなく、アンダーカット部22内にN−型多結晶シリコン層51を埋設することができる。
次に、第1の実施形態と同様に、図9(M)に示すように、アンダーカット部22以外に形成されたN−型多結晶シリコン層51を除去し、ヘテロ接合領域5を形成する工程を実施する。すなわち、N−型炭化珪素エピタキシャル層2の表面上のN−型多結晶シリコン層51を除去し、N−型炭化珪素エピタキシャル層2の表面を露出させる。N−型多結晶シリコン層51の膜厚分だけN−型多結晶シリコン層51を熱酸化する。その後、熱酸化したN−型多結晶シリコン層51の熱酸化膜を、例えば、フッ酸等を用いたウエットエッチングで除去する。この際、熱酸化は等方的に進行するため、N+型多結晶シリコン領域4上のN−型多結晶シリコン層51も熱酸化されるので、同様に除去される。
しかしながら、アンダーカット部22に埋設されたN−型多結晶シリコン層51は熱酸化しないので、N−型多結晶シリコン層51をアンダーカット部22内に残すことができる。これから、N+型多結晶シリコン領域4上、および、N−型炭化珪素エピタキシャル層2の表面上のN−型多結晶シリコン層51を除去することで、アンダーカット部22内にヘテロ接合領域5を形成することができる。また、熱酸化する量を、N−型多結晶シリコン層51の膜厚より多くすることで、へテロ接合領域の界面の幅であるヘテロ接合界面の幅、すなわち、アンダーカット部22の幅を調整することもできる。なお、熱酸化および酸化膜エッチングを用いてN−型多結晶シリコン層51を除去しているが、ドライエッチングやウエットエッチングを用いてN−型多結晶シリコン層51を除去しても良い。また、ヘテロ接合領域5における開口部側側面の形状は、N+型多結晶シリコン領域4に形成された開口部の形状を引き継ぎ、図9(M)に示したようなテーパー形状となる。
次に、図4(G)〜図4(H)に示した工程と同様の工程を実施する。更に、第1の実施形態と同様に、ソース電極9、ドレイン電極10を形成し、図7に示した第3の実施形態に係る半導体装置を完成させる。これにより、ヘテロ接合領域5における開口部側側面の形状がテーパー形状となるので、ヘテロ接合領域5において、N−型炭化珪素エピタキシャル層2、ヘテロ接合領域5およびゲート絶縁膜6が互いに接する部分の形状が鋭角になる。これから、第1の実施形態に係る半導体装置と比べて、ゲート絶縁膜6の厚さが同じ場合、上記接する部分からゲート電極7までの最短距離が短くなる。よって、ゲート電極7の電界がヘテロ接合界面に印加されやすくなり、エネルギー障壁の厚さを効果的に制御することができる。その結果、電界効果トランジスタのオフ時のリーク電流を低減し、オン時のオン電流を増加させることができる。
以上より、第3の実施形態に係る半導体装置の製造方法では、N−型炭化珪素エピタキシャル層2の主面に、絶縁膜3を形成する第1の工程と、絶縁膜3上にN+型多結晶シリコン領域4を形成する第2の工程と、N+型多結晶シリコン領域4の一部に、絶縁膜3が露出するまでエッチングして、テーパー状の開口部を形成する第3の工程と、前記開口部内の絶縁膜3をエッチングし、N−型炭化珪素エピタキシャル層2とN+型多結晶シリコン領域4との間に空間を形成する第4の工程と、少なくとも前記空間を含む前記開口部内の、N−型炭化珪素エピタキシャル層2とは異なる禁制帯を有する半導体材料を形成し、ヘテロ接合領域を形成する第5の工程と、少なくとも前記開口部内のN−型炭化珪素エピタキシャル層2が露出するように、前記異なる禁制帯を有する半導体材料を除去する第6の工程と、前記開口部内及びN+型多結晶シリコン領域4にゲート絶縁膜6を形成する第7の工程と、前記開口部内のゲート絶縁膜6に接するゲート電極7を形成する第8の工程とを含む。
これにより、時間制御によって精度良くアンダーカット部22を形成することができる。そして、アンダーカット部22内にヘテロ接合領域5を形成することができ、アンダーカット部22の幅、すなわち、ヘテロ接合界面の幅のばらつきを抑制することができる。これから、オフ状態に発生するリーク電流のばらつきを抑制でき、トランジスタ特性の悪化を抑制できる。
また、第3の実施形態に係る半導体装置の製造方法では、第1の実施形態と同様に、N−型多結晶シリコン層51を熱酸化した後、熱酸化したN−型多結晶シリコン層51をウエットエッチングにより除去する。これにより、第4の工程において、ドライエッチングでN−型多結晶シリコン層51を除去すると、ヘテロ接合界面にプラズマ等のダメージが入る虞があるが、ウエットエッチングでN−型多結晶シリコン層51を除去することで、プラズマによるダメージを回避することができる。
また、第3の実施形態に係る半導体装置の製造方法では、開口部をテーパー形状に形成する。また、半導体装置は電界効果トランジスタである。これにより、ヘテロ接合領域5における開口部側側面の形状がテーパー形状となり、ヘテロ接合領域5において、N−型炭化珪素エピタキシャル層2、ヘテロ接合領域5およびゲート絶縁膜6が互いに接する部分の形状を鋭角にすることができる。これから、第1の実施形態に係る半導体装置と比べて、ゲート絶縁膜6の厚さが同じ場合、上記接する部分からゲート電極7までの最短距離が短くなるので、ゲート電極7の電界がヘテロ接合界面に印加されやすくなり、エネルギー障壁の厚さを効果的に制御することができる。その結果、電界効果トランジスタのオフ時のリーク電流を低減し、オン時のオン電流を増加させることができる。
(第4の実施形態)
次に、第4の実施形態に係る半導体装置の製造方法について、第1の実施形態に係る半導体装置の製造方法と異なる点を中心に図10乃至図11を参照して説明する。また、第4の実施形態に係る半導体装置の製造方法について、第1の実施形態に係る半導体装置の製造方法と同様の構造には同じ番号を付し、同じ用語を用いて、説明を省略する。図10は、本発明の第4の実施形態に係る半導体装置の構成を示す断面図である。
第4の実施形態に係る半導体装置が第1の実施形態に係る半導体装置と異なる点は、N−型炭化珪素エピタキシャル層2の表面で、且つ、ヘテロ接合領域5の近傍に電界緩和領域12を備えることである。
次に、第4の実施形態に係る半導体装置の製造方法について、図11を参照して説明する。第4の実施形態に係る半導体装置の製造方法が第1の実施形態に係る半導体装置の製造方法と異なる点は、N−型炭化珪素エピタキシャル層2の表面に絶縁膜3を形成する前に、N−型炭化珪素エピタキシャル層2の表面で、且つ、ヘテロ接合領域5の近傍に電界緩和領域12を形成する工程を含むことである。
第4の実施形態に係る半導体装置の製造方法では、まず、第1の実施形態と同様に、図11(N)に示すように、N−型炭化珪素エピタキシャル層2をN+型炭化珪素基体1の表面上に形成する。炭化珪素はいくつかのポリタイプ(結晶多形)が存在するが、N+型炭化珪素基体1およびN−型炭化珪素エピタキシャル層2を構成する炭化珪素のポリタイプとして、代表的な4Hを用いている。N+型炭化珪素基体1は、第1の実施形態と同様に、数10〜数100μm程度の厚さを持つ。N−型炭化珪素エピタキシャル層2は、第1の実施形態と同様に、例えば、不純物濃度が1014〜1018個/cm3、厚さが数μm〜数10μmとして形成される。更に、N−型炭化珪素エピタキシャル層2の表面上の所定領域に、フォトリソグラフィーを用いてレジストマスク11を形成する。次に、図11(O)に示すように、レジストマスク11をマスクとして、N−型炭化珪素エピタキシャル層2に不純物13をイオン注入し、不純物注入領域14を形成する。不純物13として、例えば、アルミやボロンなどを用いることができる。
次に、図11(P)に示すように、レジストマスク11を除去し、1700℃程度の高温の熱処理を行うことで、不純物注入領域14をP型の電界緩和領域12とすることができる。なお、第4の実施形態では、N−型炭化珪素エピタキシャル層2の表面と絶縁膜3とが接触する領域およびN−型炭化珪素エピタキシャル層2の表面とゲート絶縁膜6とが接触する領域に、電界緩和領域12を形成しているが、いずれか一方だけ形成しても良い。その後、第1の実施形態と同様に、N−型炭化珪素エピタキシャル層2の表面上に、絶縁膜3を数10Å〜数μmの厚さで成膜する。絶縁膜3の材料として、例えば、シリコン酸化膜を用いることができる。この場合、絶縁膜3の成膜方法として、熱酸化法、CVD法を用いることができる。続いて、絶縁膜3上にN+型多結晶シリコン領域4を数10Å〜数μmの厚さで成膜する。N+型多結晶シリコン領域4の成膜方法として、低圧CVDなどが用いられる。また、N型不純物の導入方法として、例えば、成膜中に不純物を導入する方法や、多結晶シリコンを成膜した後に不純物を熱拡散させる方法、不純物をイオン注入する方法などを用いることができる。
次に、図2(B)〜図4(H)に示した工程と同じ工程を実施する。更に、第1の実施形態と同様に、ソース電極9、ドレイン電極10を形成し、図10に示した第4の実施形態に係る半導体装置を完成させる。これにより、N−型炭化珪素エピタキシャル層2の表面で、且つ、ヘテロ接合領域5の近傍に電界緩和領域12を形成できる。これから、電界効果トランジスタのオフ時にヘテロ接合界面に高電界が印加されるのを緩和でき、オフ時のリーク電流を低減することができる。
以上より、第4の実施形態に係る半導体装置の製造方法では、N−型炭化珪素エピタキシャル層2に電界緩和領域12を形成する工程と、N−型炭化珪素エピタキシャル層2に絶縁膜3を形成する第1の工程と、絶縁膜3上にN+型多結晶シリコン領域4を形成する第2の工程と、N+型多結晶シリコン領域4の一部に、絶縁膜3が露出するまでエッチングして開口部を形成する第3の工程と、開口部内の絶縁膜3をエッチングし、N−型炭化珪素エピタキシャル層2とN+型多結晶シリコン領域4との間にアンダーカット部22を形成する第4の工程と、少なくとも前記空間を含む前記開口部内の前記半導体基体と前記半導体基体とは異なる禁制帯を有する半導体材料とによって、ヘテロ接合領域5を形成する第5の工程と、少なくともアンダーカット部22に形成されたヘテロ接合領域5を残しつつ、他の領域に形成された半導体材料を除去する工程と、前記開口部内及び前記導電体領域に第2の絶縁領域を形成する第7の工程と、前記開口部内の前記第2の絶縁領域に接する電極を形成する第8の工程とを含む。
これにより、時間制御によって精度良くアンダーカット部22を形成することができる。そして、アンダーカット部22内に自己整合的にヘテロ接合領域5を形成することができ、アンダーカット部22の幅、すなわち、ヘテロ接合界面の幅のばらつきを抑制することができる。これから、オフ状態に発生するリーク電流のばらつきを抑制でき、トランジスタ特性の悪化を抑制できる。
また、第4の実施形態に係る半導体装置の製造方法では、第1の実施形態と同様に、第4の工程は、N−型多結晶シリコン層51を熱酸化した後、熱酸化したN−型多結晶シリコン層51をウエットエッチングにより除去する。これにより、ドライエッチングでN−型多結晶シリコン層51を除去すると、ヘテロ接合界面にプラズマ等のダメージが入る虞があるが、ウエットエッチングでN−型多結晶シリコン層51を除去することで、プラズマによるダメージを回避することができる。
また、第4の実施形態に係る半導体装置の製造方法では、N−型炭化珪素エピタキシャル層2の表面に絶縁膜3を形成する前に、N−型炭化珪素エピタキシャル層2の表面で、且つ、ヘテロ接合領域5の近傍に電界緩和領域12を形成する工程を含む。これにより、N−型炭化珪素エピタキシャル層2の表面で、且つ、ヘテロ接合領域5の近傍に電界緩和領域12を形成できる。これから、電界効果トランジスタのオフ時にヘテロ接合界面に高電界が印加されるのを緩和でき、オフ時のリーク電流を低減することができる。
本発明に係る半導体装置の製造方法では、N−型炭化珪素エピタキシャル層2に絶縁膜3を形成する第1の工程と、絶縁膜3上にN+型多結晶シリコン領域4を形成する第2の工程と、N+型多結晶シリコン領域4の一部に、絶縁膜3が露出するまでエッチングして開口部を形成する第3の工程と、開口部内の絶縁膜3をエッチングし、N−型炭化珪素エピタキシャル層2とN+型多結晶シリコン領域4との間にアンダーカット部22を形成する第4の工程と、少なくとも前記空間を含む前記開口部内の前記半導体基体と前記半導体基体とは異なる禁制帯を有する半導体材料とによって、ヘテロ接合領域5を形成する第5の工程と、少なくともアンダーカット部22に形成されたヘテロ接合領域5を残しつつ、他の領域に形成された半導体材料を除去する工程と、前記開口部内及び前記導電体領域に第2の絶縁領域を形成する第7の工程と、前記開口部内の前記第2の絶縁領域に接する電極を形成する第8の工程とを含む。
これにより、時間制御によって精度良くアンダーカット部22を形成することができる。そして、アンダーカット部22内に自己整合的にヘテロ接合領域5を形成することができ、アンダーカット部22の幅、すなわち、ヘテロ接合界面の幅のばらつきを抑制することができる。これから、オフ状態に発生するリーク電流のばらつきを抑制でき、トランジスタ特性の悪化を抑制できる。
また、本発明に係る半導体装置の製造方法では、N−型多結晶シリコン層51を熱酸化した後、熱酸化したN−型多結晶シリコン層51をウエットエッチングにより除去する。これにより、ドライエッチングでN−型多結晶シリコン層51を除去すると、ヘテロ接合界面にプラズマ等のダメージが入る虞があるが、ウエットエッチングでN−型多結晶シリコン層51を除去することで、プラズマによるダメージを回避することができる。
また、本発明に係る半導体装置の製造方法では、開口部をテーパー形状に形成する。これにより、ヘテロ接合領域5における開口部側側面の形状がテーパー形状となり、ヘテロ接合領域5において、N−型炭化珪素エピタキシャル層2、ヘテロ接合領域5およびゲート絶縁膜6が互いに接する部分の形状を鋭角にすることができる。これから、ゲート絶縁膜6の厚さが同じ場合、上記接する部分からゲート電極7までの最短距離が短くなるので、ゲート電極7の電界がヘテロ接合界面に印加されやすくなり、エネルギー障壁の厚さを効果的に制御することができる。その結果、半導体装置のオフ時のリーク電流を低減し、オン時のオン電流を増加させることができる。
また、本発明に係る半導体装置の製造方法では、開口部内のN−型炭化珪素エピタキシャル層2の表面を所定の深さまでエッチングする工程を含む。これにより、いわゆるトレンチゲート型にすることができ、いわゆるプレーナ型の半導体装置と比べて、ゲート電極7の電界がヘテロ接合界面に印加されやすくなり、エネルギー障壁の厚さを効果的に制御することができる。その結果、半導体装置のオフ時のリーク電流を低減し、オン時のオン電流を増加させることができる。
また、本発明に係る半導体装置の製造方法では、N−型炭化珪素エピタキシャル層2の表面に絶縁膜3を形成する前に、N−型炭化珪素エピタキシャル層2の表面で、且つ、ヘテロ接合領域5の近傍に電界緩和領域12を形成する工程を含む。これにより、半導体装置のオフ時にヘテロ接合界面に高電界が印加されるのを緩和でき、オフ時のリーク電流を低減することができる。
また、本発明に係る半導体装置の製造方法において、半導体基体は、炭化珪素、窒化ガリウム、もしくはダイヤモンドからなる。
また、本発明に係る半導体装置の製造方法において、ヘテロ接合領域は、単結晶シリコン、多結晶シリコン、アモルファスシリコン、ゲルマニウム、シリコンゲルマニウム、ヒ化ガリウムのいずれかからなる。
なお、以上に述べた実施形態は、本発明の実施の一例であり、本発明の範囲はこれらに限定されるものでなく、特許請求の範囲に記載した範囲内で、他の様々な実施形態に適用可能である。例えば、第1乃至第4の実施形態に係る半導体装置の製造方法では、ヘテロ接合領域5を形成するN−型多結晶シリコン層51をN−型として説明したが、特にこれに限定されるものでなく、N+型でも良い。更に、特許文献1と同様にP−型を用いることもできる。P−型を用いた場合には、トランジスタの基本的な動作は、特許文献1に記載されたものと同様である。
また、第1乃至第4の実施形態に係る半導体装置の製造方法では、ヘテロ接合領域5とソース電極9を電気的に接続する導電体として、N+型多結晶シリコン領域4を用いたが、特にこれに限定されるものでなく、ヘテロ接合領域5とソース電極9を電気的に接続できる導電体であれば、他の導電体でも良い。
また、第1乃至第4の実施形態に係る半導体装置の製造方法では、N+型炭化珪素基体1およびN−型炭化珪素エピタキシャル層2を構成する炭化珪素基体のポリタイプとして4Hを用いたが、特にこれに限定されるものでなく、3H、6Hおよび他のポリタイプを用いることもできる。
また、第1乃至第4の実施形態に係る半導体装置の製造方法では、N+型炭化珪素基体1およびN−型炭化珪素エピタキシャル層2の材料として炭化珪素を用いたが、特にこれに限定されるものでなく、窒化ガリウムやダイヤモンドを用いても良い。
また、第1乃至第4の実施形態に係る半導体装置の製造方法では、ヘテロ接合領域5を多結晶シリコンから形成しているが、特にこれに限定されるものでなく、ゲルマニウム、シリコンゲルマニウム、ヒ化ガリウムなどから形成しても良い。
また、第1乃至第4の実施形態に係る半導体装置の製造方法では、ヘテロ接合領域5を多結晶シリコンから形成しているが、特にこれに限定されるものでなく、単結晶シリコン、アモルファスシリコンなどから形成しても良い。
また、第1乃至第4の実施形態に係る半導体装置の製造方法では、半導体装置を、電界効果トランジスタの単位セルを2つ対向して並べた構造としているが、特にこれに限定されるものでなく、単位セル1つからなる構造でも良いし、複数の単位セルを並べた構造でも良い。
また、第4の実施形態に係る半導体装置の製造方法では、N−型炭化珪素エピタキシャル層2の表面で、且つ、ヘテロ接合領域5の近傍に、不純物13をイオン注入し、P型の電界緩和領域12を形成しているが、特にこれに限定されるものでない。N−型炭化珪素エピタキシャル層2におけるヘテロ接合領域5の近傍に形成された溝に埋め込まれた誘電体を電界緩和領域としても良い。更に、N−型炭化珪素エピタキシャル層2におけるヘテロ接合領域5の近傍に、ボロンやバナジウムをイオン注入し結晶を変化させることで形成した高抵抗領域などを、電界緩和領域として使用しても良い。
また、第4の実施形態に係る半導体装置の製造方法では、いわゆるプレーナ型の電界効果トランジスタに電界緩和領域12を適用した半導体装置の製造方法を示したが、特にこれに限定されるものでなく、図12に示すように、いわゆるトレンチゲート型の電界効果トランジスタに電界緩和領域を適用しても良い。また、第3の実施形態に係る半導体装置に電界緩和領域を適用しても良い。