JP4039375B2

JP4039375B2 - 半導体装置の製造方法

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Publication number: JP4039375B2
Application number: JP2004065468A
Authority: JP
Inventors: 秀明田中; 正勝星; 哲也林
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2004-03-09
Filing date: 2004-03-09
Publication date: 2008-01-30
Anticipated expiration: 2024-03-09
Also published as: JP2005259765A

Description

本発明は半導体装置の製造方法に関する。

炭化珪素は、シリコンと比較して絶縁破壊電界強度がひと桁大きく、またシリコンと同様に熱酸化が行えることから、次世代の半導体材料として注目されている。中でも電力変換用素子への応用への期待が高く、近年、炭化珪素を材料に用いた高耐圧かつ低損失のパワートランジスタが提案されている。

パワートランジスタの低損失化には、低オン抵抗化が必須であり、効果的にオン抵抗を低減可能なパワートランジスタとしての電界効果トランジスタが提案されている（例えば下記特許文献１参照）。

この電界効果トランジスタは、ヘテロ半導体と炭化珪素エピタキシャル層とによって形成されるヘテロ接合の障壁高さをゲート電極からの電界によって変化させることでスイッチ動作を行うため、チャネル領域における電圧降下がない分、オン抵抗の低減が可能となる。また、ソース電極・ドレイン電極間に高電圧が印加された場合、ヘテロ接合界面のヘテロ半導体側に形成される蓄積層に電界が終端されてヘテロ半導体はブレークダウンを生じないため、高いソース電極・ドレイン電極間の耐圧を確保できるとされている。

特開２００３−２１８３９８号公報

しかしながら、上記のような電界効果トランジスタを製造する場合、溝構造を形成するためのドライエッチングにより、ヘテロ半導体及び半導体基体における炭化珪素エピタキシャル層の双方に、ダメージが生じる。このヘテロ接合界面は、ＭＯＳＦＥＴなどのチャネル領域に相当するため、ここにダメージが生じると、トランジスタの特性が劣化するという問題があった。

なお、ドライエッチングではなく、ウエットエッチングを用いる場合、イオンエッチングによるダメージが生じないという利点はあるが、エッチングの安定性に限界があり、歩留まりに限界があった。また、ウエットエッチングを用いる場合、炭化珪素が化学的に極めて安定な物質であることから、容易に炭化珪素エピタキシャル層に溝を形成できないという問題があった。

本発明は上記点に鑑みて成されたものであり、本発明の目的は、ヘテロ半導体と半導体基体の双方にイオンエッチングによるダメージを生じることなく、低オン抵抗の電界効果トランジスタを製造する、半導体装置の製造方法を提供することにある。

上記目的を達成するために、本発明においては、第１導電型の半導体基体上に該半導体基体とはバンドギャップの異なるヘテロ半導体材料の層を形成し、限られた部位における前記ヘテロ半導体材料の層を選択的に酸化し、該酸化によって形成された酸化膜を除去して、前記半導体基体にヘテロ接合するヘテロ半導体領域を形成し、前記酸化膜を除去した部位にゲート絶縁膜及びゲート電極を形成することを特徴とする半導体装置の製造方法を構成する。

本発明の実施により、ヘテロ半導体と半導体基体の双方にイオンエッチングによるダメージを生じることなく、低オン抵抗の電界効果トランジスタを製造する、半導体装置の製造方法を提供することが可能となる。

以下、この発明を具体化した実施の形態を図面に従って説明する。

<第１の実施の形態>
図１に本発明における第１の実施の形態によって製造した電界効果トランジスタの断面図を示す。

図１に示した電界効果トランジスタは、炭化珪素基板１と炭化珪素エピタキシャル層２とから構成された炭化珪素半導体基体１００と、炭化珪素エピタキシャル層２にヘテロ接合し炭化珪素半導体基体１００とはバンドギャップの異なるヘテロ半導体材料からなるヘテロ半導体領域３と、炭化珪素エピタキシャル層２とヘテロ半導体領域３との接合部に隣接してゲート絶縁膜５を介して配設されたゲート電極６と、ヘテロ半導体領域３に接触するソース電極７と、炭化珪素半導体基体１００の炭化珪素基板１に接触するドレイン電極８とを備ている。ゲート電極６、ソース電極７、ドレイン電極８は、それぞれ、ゲート端子、ソース端子、ドレイン端子に接続している。

上記の電界効果トランジスタを製造するに際して、炭化珪素半導体基体１００の炭化珪素エピタキシャル層２上に上記ヘテロ半導体材料の層を形成し、限られた部位におけるヘテロ半導体材料の層のみを選択的に酸化し、該酸化によって形成された酸化膜を除去した後に、該部位にゲート絶縁膜５及びゲート電極６を形成することが、本発明の特徴の１つとなっている。

次に、図１に示した電界効果トランジスタの製造工程を図２の（Ａ）〜（Ｅ）、図３の（Ｆ）〜（Ｉ）に従って説明する。

まず始めに、図２の（Ａ）に示すように、高濃度Ｎ型の炭化珪素基板１上に低濃度Ｎ型の炭化珪素エピタキシャル層２を成長させ、炭化珪素基体１００を形成する。すなわち、炭化珪素からなる半導体基体（炭化珪素半導体基体１００）を形成する。なお、炭化珪素エピタキシャル層２の不純物濃度と厚さは、例えば濃度：１×１０^１６ｃｍ^−３、厚さ：１０μｍである。

次に、図２の（Ｂ）に示すように、炭化珪素エピタキシャル層２上に減圧ＣＶＤ法などにて、ヘテロ半導体材料の層である多結晶シリコン２０を堆積させる。このとき、多結晶シリコン２０の厚さは例えば５００ｎｍである。なお、多結晶シリコン２０は、これ以外にも、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させた多結晶シリコンであってもよく、さらに、分子線エピタキシーなどでヘテロエピタキシャル成長させた、より結晶性の良い単結晶シリコンを多結晶シリコン２０に代えて用いてもよい。

次に、図２の（Ｃ）に示すように、ＰＯＣｌ_３を用いた固層拡散により燐を多結晶シリコン２０中にドーピングする。拡散条件は例えば８００℃、２０分である。ここでは多結晶シリコン２０の導電型をＮ型として説明しているが、ボロンなどを拡散してＰ型としても良い。また、ドーピングには、イオン注入と注入後の活性化熱処理との組み合わせを用いても構わない。

次に図２の（Ｄ）に示すように、ヘテロ半導体材料の層である多結晶シリコン２０の表面に減圧ＣＶＤ法などにて酸化防止膜としての窒化シリコン膜２１を堆積する。ここで窒化シリコン膜２１の膜厚は例えば、１００ｎｍである。なお、ここでは酸化防止膜の例に窒化シリコン膜２１を用いて説明しているが、酸化を防止するバリア性を有し、且つ除去が容易な膜であれば、何れの材料を用いても良い。その後、フォトリソグラフィとエッチングにより、酸化防止膜である窒化シリコン膜２１をパターニングする。これによってヘテロ半導体材料の層である多結晶シリコン２０上が部分的に酸化防止膜で被覆された状態になる。

次に、図２の（Ｅ）に示すように、酸化防止膜である窒化シリコン膜２１で被覆していないヘテロ半導体材料の層である多結晶シリコン２０を熱酸化し、酸化膜２２を形成する。このときの熱酸化は、例えば温度は１０００℃、Ｈ_２ＯとＯ_２との混合燃焼雰囲気中にて行い、Ｈ_２ＯとＯ_２との混合比は３：７である。ここでは、いわゆるウエット酸化を例に説明しているが、その他にドライ熱酸化やパイロジェニック酸化、水蒸気酸化などを用いても構わない。

次に、図３の（Ｆ）に示すように、例えばリン酸溶液にて酸化防止膜である窒化シリコン膜２１を除去した後、例えばフッ化アンモニウムとフッ酸との混合溶液にて形成した酸化膜２２を除去し、ヘテロ半導体領域３を形成する。

次に、図３の（Ｇ）に示すように、ゲート絶縁膜５としてプラズマＣＶＤ法などにて酸化シリコン膜を堆積した後、減圧ＣＶＤ法などにてゲート電極６となる多結晶シリコン層２３を堆積する。その後、ＰＯＣｌ_３を用いた固層拡散により燐をゲート電極６となる多結晶シリコン層２３中にドーピングする。拡散条件は例えば９５０℃、２０分である。ここでは固層拡散を例に説明しているが、ドーピングには、イオン注入と注入後の活性化熱処理との組み合わせを用いても構わない。

次に、図３の（Ｈ）に示すように、フォトリソグラフィとエッチングによりゲート電極６を形成した後、層間絶縁膜９を堆積し、フォトリソグラフィとエッチングにより層間絶縁膜９とゲート絶縁膜５を部分的に除去し、コンタクトホールを開孔する。

次に、図３の（Ｉ）に示すように、多結晶シリコン２０からなるヘテロ半導体領域３に接触するようにスパッタ法などにてアルミニウムを堆積し、フォトリソグラフィとエッチングによりソース電極７を形成する。さらに炭化珪素基板１に接触するように、スパッタ法などにてチタン、アルミニウムの積層膜を堆積しドレイン電極８を形成し、図１に示す炭化珪素電界効果トランジスタを完成させる。

このように、本発明における第１の実施の形態では、ヘテロ半導体領域３の形成を、限られた部位における多結晶シリコン２０を選択的に酸化し、生成した酸化膜２２を除去することによって行うため、ドライエッチングを用いた場合のようにイオンエッチングによるダメージが生じない。さらにウエットエッチングを用いた場合と比較して、制御性が高く、歩留まりの低下もない。従って、安定的に低オン抵抗の炭化珪素電界効果トランジスタを製造することができる。また、酸化に熱酸化を用いているので、制御性良く簡便に酸化を行うことができる。さらに、酸化防止膜でヘテロ半導体材料を部分的に被覆した状態で酸化を行うため、選択的に酸化膜２２を容易に形成することができる。また、ヘテロ半導体材料に多結晶シリコン２０を用いているため、酸化を容易に行うことができることに加えて、ドーピングをも容易に行うことができる。

さらに、下記第２の実施の形態において詳細に説明する方法を用いて、酸化膜２２が形成される部位における多結晶シリコン２０に対してイオン注入を行った後に酸化を行うことによって、深さ方向への酸化を加速し、酸化の横方向への拡がりを低減することができ、精度良く選択的酸化を行うことができる。

<第２の実施の形態>
図４に本発明における第２の実施の形態によって製造した炭化珪素電界効果トランジスタの断面図を示す。図４において、図１に示した、第１の実施の形態によって製造した炭化珪素電界効果トランジスタと共通する部分には同一の符号を付し、それについての説明は省略する。

図４に示した電界効果トランジスタが図１に示した電界効果トランジスタと異なる点は、ゲート絶縁膜５及びゲート電極６が形成される領域が炭化珪素エピタキシャル層２の一部分にまで及ぶ溝４となっていることである。

溝４の形成は、第１の実施の形態と同様に、炭化珪素エピタキシャル層２上に、ヘテロ半導体領域３となるヘテロ半導体材料の層を形成し、溝４が形成される部位におけるヘテロ半導体材料の層及び炭化珪素エピタキシャル層２を選択的に酸化し、該酸化によって形成された酸化膜を除去することによって行われる。

次に、図４に示した炭化珪素電界効果トランジスタの製造工程を図５の（Ａ）〜（Ｄ）、図６の（Ｅ）〜（Ｈ）、図７の（Ｉ）〜（Ｋ）に従って説明する。

まず始めに、図５の（Ａ）に示すように、高濃度Ｎ型の炭化珪素基板１上に低濃度Ｎ型の炭化珪素エピタキシャル層２を成長させ、炭化珪素基体１００を形成する。なお、炭化珪素エピタキシャル層２の不純物濃度と厚さは、例えば濃度：１×１０^１６ｃｍ^−３、厚さ：１０μｍである。

次に、図５の（Ｂ）に示すように、炭化珪素エピタキシャル層２上に減圧ＣＶＤ法などにてヘテロ半導体材料の層である多結晶シリコン２０を堆積させる。このとき、多結晶シリコン２０の厚さは例えば５００ｎｍである。なお、多結晶シリコン２０は、これ以外にも、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させた多結晶シリコンであってもよく、さらに、分子線エピタキシーなどでヘテロエピタキシャル成長させた、より結晶性の良い単結晶シリコンを多結晶シリコン２０に代えて用いてもよい。

次に、図５の（Ｃ）に示すように、ＰＯＣｌ_３を用いた固層拡散により燐を多結晶シリコン２０中にドーピングする。拡散条件は例えば８００℃、２０分である。ここでは多結晶シリコン２０の導電型をＮ型として説明しているが、ボロンなどを拡散してＰ型としても良い。また、ドーピングには、イオン注入と注入後の活性化熱処理との組み合わせを用いても構わない。

次に、図５の（Ｄ）に示すように、ヘテロ半導体材料である多結晶シリコン２０の表面に減圧ＣＶＤ法などにて酸化防止膜である窒化シリコン膜２１、イオン注入時のマスク膜である酸化シリコン膜２４の順に堆積する。ここで窒化シリコン膜２１と酸化シリコン膜２４の膜厚は例えば、１００ｎｍ及び１５００ｎｍである。なお、ここでは酸化防止膜の例として窒化シリコン膜２１を用いて説明しているが、酸化を防止するバリア性を有し、且つ除去が容易な膜であれば、何れの材料を用いても良い。その後、フォトリソグラフィとエッチングにより、酸化防止膜である窒化シリコン膜２１とイオン注入時のマスク膜である酸化シリコン膜２４との積層膜をパターニングする。これによってヘテロ半導体材料の層である多結晶シリコン２０上が部分的に酸化防止膜で被覆された状態になる。

次に、図６の（Ｅ）に示すように、例えばボロン２５を、ヘテロ半導体材料である多結晶シリコン２０、炭化珪素エピタキシャル層２にイオン注入する。このときの注入条件は例えば、総ドーズ量：１．０×１０^１６ｃｍ^−２の多段注入である。これによってイオン注入領域２６が形成される。

次に、図６の（Ｆ）に示すように、例えばフッ化アンモニウムとフッ酸との混合溶液にてイオン注入時のマスク膜である酸化シリコン膜２４を除去する。

次に、図６の（Ｇ）に示すように、酸化防止膜である窒化シリコン膜２１で被覆していないヘテロ半導体材料の層である多結晶シリコン２０と炭化珪素エピタキシャル層２を熱酸化し、酸化膜２２を形成する。このとき、炭化珪素エピタキシャル層２側のイオン注入領域２６の一部のみが酸化されるように酸化を行う。このときの熱酸化は、例えば温度は１１００℃で水蒸気雰囲気中、すなわち水蒸気分圧１．０の雰囲気中にて行う。ここでは、水蒸気酸化を例に説明しているが、その他にドライ熱酸化やウエット酸化、パイロジェニック酸化などを用いても構わない。ここで、酸化膜２２を形成するヘテロ半導体材料の層である多結晶シリコン２０と炭化珪素エピタキシャル層２とにはボロン２５がイオン注入されているため、イオン注入領域２６と未注入領域の結晶性と不純物濃度が異なるため、深さ方向への酸化速度のみが増速される。そのため、横方向への酸化の広がりを低減することができる。本実施の形態においてはボロン２５をイオン注入することで、結晶性と不純物濃度を変化させて酸化速度を増速する場合を例に説明していているが、イオン注入する元素はこの限りではない。例えば、燐を注入した場合においても、結晶性と不純物濃度の変化をもたらすので酸化を増速することができるし、シリコンやアルゴンなどをイオン注入し、結晶性のみを未注入領域とは異なるようにした場合でも、酸化の異方性を発現することができる。

次に、図６の（Ｈ）に示すように、例えばリン酸溶液にて酸化防止膜である窒化シリコン膜２１を除去した後、例えばフッ化アンモニウムとフッ酸との混合溶液にて形成した酸化膜２２を除去する。これによって溝４が形成される。

次に、図７の（Ｉ）に示すように、ゲート絶縁膜５としてプラズマＣＶＤ法などにて酸化シリコン膜を堆積した後、減圧ＣＶＤ法などにてゲート電極６となる多結晶シリコン層２３を堆積する。その後、ＰＯＣｌ_３を用いた固層拡散により燐をゲート電極６となる多結晶シリコン層２３中にドーピングする。拡散条件は例えば９５０℃、２０分である。ここでは固層拡散を例に説明しているが、ドーピングには、イオン注入と注入後の活性化熱処理との組み合わせを用いても構わない。

次に、図７の（Ｊ）に示すように、フォトリソグラフィとエッチングによりゲート電極６を形成した後、層間絶縁膜９を堆積し、フォトリソグラフィとエッチングにより層間絶縁膜９とゲート絶縁膜５を部分的に除去し、コンタクトホールを開孔する。

次に、図７の（Ｋ）に示すように、多結晶シリコン２０からなるヘテロ半導体領域３に接触するようにスパッタ法などにてアルミニウムを堆積し、フォトリソグラフィとエッチングによりソース電極７を形成する。さらに炭化珪素基板１に接触するように、スパッタ法などにてチタン、アルミニウムの積層膜を堆積してドレイン電極８を形成し、図４に示す炭化珪素電界効果トランジスタを完成させる。

このように本発明における第２の実施の形態では、第１の実施の形態における効果に加えて、ヘテロ半導体材料からなるヘテロ半導体領域３と炭化珪素エピタキシャル層２とを、位置に関して選択的に酸化することで形成した酸化膜２２を除去することによって溝４を形成するため、ドライエッチングを用いた場合のように、ゲート絶縁膜５と隣接するヘテロ接合界面におけるヘテロ半導体領域３及び炭化珪素エピタキシャル層２の双方に、イオンエッチングによるダメージが生じない。従って、トランジスタ特性の劣化がなく、より低オン抵抗の電界効果トランジスタを製造することができる。半導体基体を構成する半導体材料に炭化珪素を用いているので酸化を容易に行うことができ、なおかつ高耐圧な電界効果トランジスタを製造できる。

さらに、ヘテロ半導体領域３において酸化膜２２が形成される領域、半導体基体の一部分である炭化珪素エピタキシャル層２において酸化膜２２が形成される領域のいずれか一方或いは両方に対してイオン注入を行った後に前記酸化を行うことによっても、注入を行った領域の結晶性と不純物濃度が、注入を行っていない領域と比較して異なるようになり、深さ方向への酸化が加速される。つまり酸化速度に異方性を持たせることができる。そのため、酸化の横方向への拡がりを低減することができるようになり、精度良く選択的酸化を行うことができる。イオン注入の際のイオンのエネルギーを変えることによって、イオン注入の深さを制御できるので、ヘテロ半導体領域３及び炭化珪素エピタキシャル層２の任意の位置にイオン注入を行うことができる。

本実施の形態におけるように、ヘテロ半導体材料上を酸化防止膜で位置に関して選択的に被覆した状態で、イオン注入を行い、且つ酸化を行うことによって、自己整合的に且つ高精度に選択的酸化を行うことができる。

本実施の形態においては、溝４の形成を、１回のイオン注入と酸化と酸化膜除去との組み合わせで説明しているが、これを複数回に分けて行っても構わない。例えば、先に多結晶シリコン２０のみ選択的に酸化し、その酸化膜を除去し、その後、炭化珪素エピタキシャル層２に選択的にイオン注入して、イオン注入領域２６を形成し、イオン注入領域２６を酸化し、酸化膜を除去するようにしても良い。

本実施の形態におけるように、イオン注入前にヘテロ半導体材料表面の一部を酸化防止膜で位置に関して選択的に覆い、イオン注入した後、酸化防止膜で覆ったままの状態で酸化を行えば、自己整合的に且つ高精度に選択的酸化を行うことができる。従って、微細化が可能になり、さらにオン抵抗の低い炭化珪素電界効果トランジスタを製造することができる。

なお、上記の本発明における第１及び第２の実施の形態では、ヘテロ半導体領域３を形成するためのヘテロ半導体材料の層に多結晶シリコン２０を用いた例で説明したが、ヘテロ半導体領域３を形成するヘテロ半導体材料は、例えば、単結晶シリコン、多結晶シリコン、アモルファスシリコン、シリコンゲルマニウムのうちの少なくとも１つからなるものであってもよい。また、半導体基体を構成する半導体材料に用いられている炭化珪素の結晶系は４Ｈが代表的であるが、６Ｈ、３Ｃ等その他の結晶系でも構わない。むろん、半導体基体を構成する半導体材料は、炭化珪素に限定されるものではない。

また、半導体基体の導電型をＮ型として説明しているが、Ｐ型の場合でも同様の効果を得ることができる。また、ヘテロ半導体材料の導電型をＮ型として説明しているが、Ｐ型の場合や、同一導電型で濃度差がある場合でも構わない。

さらには、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。

本発明の第１の実施の形態において製造される電界効果トランジスタの断面図である。本発明の第１の実施の形態における電界効果トランジスタの製造方法を説明する図（その１）である。本発明の第１の実施の形態における電界効果トランジスタの製造方法を説明する図（その２）である。本発明の第２の実施の形態において製造される電界効果トランジスタの断面図である。本発明の第２の実施の形態における電界効果トランジスタの製造方法を説明する図（その１）である。本発明の第２の実施の形態における電界効果トランジスタの製造方法を説明する図（その２）である。本発明の第２の実施の形態における電界効果トランジスタの製造方法を説明する図（その３）である。

符号の説明

１…炭化珪素基板、２…炭化珪素エピタキシャル層、３…ヘテロ半導体領域、４…溝、５…ゲート絶縁膜、６…ゲート電極、７…ソース電極、８…ドレイン電極、９…層間絶縁膜、２０…多結晶シリコン、２１…窒化シリコン膜（酸化防止膜）、２２…酸化膜、２３…多結晶シリコン層、２４…酸化シリコン膜、２５…ボロン、２６…イオン注入領域、１００…炭化珪素半導体基体。

Claims

炭化珪素からなる半導体基体と、
該半導体基体にヘテロ接合し単結晶シリコン、多結晶シリコン、アモルファスシリコンのうちの少なくとも１つのヘテロ半導体材料からなるヘテロ半導体領域と、
前記半導体基体と前記ヘテロ半導体領域との接合部に隣接してゲート絶縁膜を介して配設されたゲート電極と、
前記ヘテロ半導体領域に接触するソース電極と、
前記半導体基体に接触するドレイン電極とを備えた半導体装置を製造する、半導体装置の製造方法において、
前記半導体基体上に前記ヘテロ半導体材料の層を形成する工程と、
限られた部位における前記ヘテロ半導体材料の層を選択的に酸化する工程と、
該酸化によって形成された酸化膜を除去した後に、該部位に前記ゲート絶縁膜及びゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
第１の半導体材料からなる半導体基体と、
該半導体基体にヘテロ接合し前記第１の半導体材料とはバンドギャップの異なる第２の半導体材料からなるヘテロ半導体領域と、
該ヘテロ半導体領域を貫通して前記半導体基体に達するように形成された溝と、
該溝内にゲート絶縁膜を介して配置されたゲート電極と、
前記ヘテロ半導体領域に接触するソース電極と、
前記半導体基体に接触するドレイン電極とを備えた半導体装置を製造する、半導体装置の製造方法において、
前記半導体基体上に前記第２の半導体材料の層を形成する工程と、
前記溝が形成される部位における前記第２の半導体材料の層及び半導体基体を選択的に酸化速度を高くする工程と、
酸化速度を高くした部位を選択的に酸化する工程と、
該酸化によって形成された酸化膜を除去することによって前記溝を形成する工程と
を有することを特徴とする半導体装置の製造方法。
第１の半導体材料からなる半導体基体と、
該半導体基体にヘテロ接合し前記第１の半導体材料とはバンドギャップの異なる第２の半導体材料からなるヘテロ半導体領域と、
前記半導体基体と前記ヘテロ半導体領域との接合部に隣接してゲート絶縁膜を介して配設されたゲート電極と、
前記ヘテロ半導体領域に接触するソース電極と、
前記半導体基体に接触するドレイン電極とを備えた半導体装置を製造する、半導体装置の製造方法において、
少なくとも前記ゲート電極を形成する部位の酸化速度が高い前記ヘテロ半導体領域を前記半導体基体上に形成する工程と、
前記ゲート電極を形成する部位の前記ヘテロ半導体領域を選択的に酸化する工程と、
該酸化によって形成された酸化膜を除去した後に、該部位に前記ゲート絶縁膜及びゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
前記酸化する工程が熱酸化する工程であることを特徴とする請求項１、２または３に記載の半導体装置の製造方法。
前記ヘテロ半導体材料または第２の半導体材料の層を酸化防止膜で部分的に被覆した状態で前記酸化する工程を行うことを特徴とする請求項１乃至４の何れかに記載の半導体装置の製造方法。
前記第２の半導体材料の層において前記酸化膜が形成される領域、前記半導体基体において前記酸化膜が形成される領域のいずれか一方或いは両方に対してイオン注入を行った後に前記酸化する工程を行うことを特徴とする請求項２乃至５の何れかに記載の半導体装置の製造方法。
前記第２の半導体材料の層を酸化防止膜で部分的に被覆した状態で、前記イオン注入を行い、且つ前記酸化を行うことを特徴とする請求項６に記載の半導体装置の製造方法。
前記半導体基体が炭化珪素からなることを特徴とする請求項２乃至７の何れかに記載の半導体装置の製造方法。
前記第２の半導体材料が単結晶シリコン、多結晶シリコン、アモルファスシリコンのうちの少なくとも１つからなることを特徴とする請求項２乃至８の何れかに記載の半導体装置の製造方法。