JP2000150913A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 シリコンエピタキシャル成長層基板の抵抗を
上げる構造とし、高耐圧が得られ、しかもオン抵抗の低
い半導体装置を得る。 【解決手段】 一導電型のシリコン基板１は、高濃度不
純物の基板であって、該基板の上に、前記基板よりも低
い不純物濃度を持つエピタキシャル成長層２が形成さ
れ、この低不純物濃度シリコンエピタキシャル成長層
（Ｎ-）２の不物濃度は、１×１０14ｃｍ-3から１×１
０15ｃｍ-3の範囲とし、かつ、前記低不純物濃度シリコ
ンエピタキシャル成長層（Ｎ-）２の中には、さらに島
状の領域にて、濃度を１×１０12ｃｍ-3から１×１０13
ｃｍ-3の範囲とした極低不純物濃度シリコンエピタキシ
ャル成長層（Ｎ--）２１を設けた半導体装置とする。
上げる構造とし、高耐圧が得られ、しかもオン抵抗の低
い半導体装置を得る。 【解決手段】 一導電型のシリコン基板１は、高濃度不
純物の基板であって、該基板の上に、前記基板よりも低
い不純物濃度を持つエピタキシャル成長層２が形成さ
れ、この低不純物濃度シリコンエピタキシャル成長層
（Ｎ-）２の不物濃度は、１×１０14ｃｍ-3から１×１
０15ｃｍ-3の範囲とし、かつ、前記低不純物濃度シリコ
ンエピタキシャル成長層（Ｎ-）２の中には、さらに島
状の領域にて、濃度を１×１０12ｃｍ-3から１×１０13
ｃｍ-3の範囲とした極低不純物濃度シリコンエピタキシ
ャル成長層（Ｎ--）２１を設けた半導体装置とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
るものであり、特に高周波でオン抵抗が低く、高耐圧で
ある半導体装置に関するものである。
るものであり、特に高周波でオン抵抗が低く、高耐圧で
ある半導体装置に関するものである。
【０００２】
【従来の技術】図２は、従来の表面ゲート型ＳＩＴの製
造工程の一例を工程順に示した図である。以下、図によ
って従来の表面ゲート型ＳＩＴの製造工程を説明する。
造工程の一例を工程順に示した図である。以下、図によ
って従来の表面ゲート型ＳＩＴの製造工程を説明する。
【０００３】図２（ａ）に示す熱酸化工程では、ドレイ
ン層である不純物密度が１×１０18ｃｍ-3の高不純物濃
度シリコン基板（Ｎ+）１の上に、不純物密度が１×１
０14ｃｍ-3の低不純物濃度シリコンエピタキシャル成長
層（Ｎ-）２を約５０μｍエピタキシャル成長させる。
その後、シリコン基板の表面と裏面に熱酸化により、Ｓ
ｉＯ2膜３を全面に約７０００オングストロームの厚み
で形成させる。
ン層である不純物密度が１×１０18ｃｍ-3の高不純物濃
度シリコン基板（Ｎ+）１の上に、不純物密度が１×１
０14ｃｍ-3の低不純物濃度シリコンエピタキシャル成長
層（Ｎ-）２を約５０μｍエピタキシャル成長させる。
その後、シリコン基板の表面と裏面に熱酸化により、Ｓ
ｉＯ2膜３を全面に約７０００オングストロームの厚み
で形成させる。
【０００４】図２（ｂ）に示すマスク形成工程では、低
不純物濃度シリコンエピタキシャル成長層（Ｎ-）２の
表面上についているＳｉＯ2膜に、一般的なフォトリソグ
ラフィ法によって、開孔部を形成する。ついで、リアク
ティブ・イオン・エッチング（以下、ＲＩＥと称す）法
により、垂直方向にＳｉＯ2膜のエッチングを行い、開
孔部を開け、ＳｉＯ2膜３１を形成する。
不純物濃度シリコンエピタキシャル成長層（Ｎ-）２の
表面上についているＳｉＯ2膜に、一般的なフォトリソグ
ラフィ法によって、開孔部を形成する。ついで、リアク
ティブ・イオン・エッチング（以下、ＲＩＥと称す）法
により、垂直方向にＳｉＯ2膜のエッチングを行い、開
孔部を開け、ＳｉＯ2膜３１を形成する。
【０００５】ＳｉＯ2膜３１をマスクとして、図２
（ｃ）に示すシリコンピット形成工程では、シリコンを
ＲＩＥ手法により垂直方向に所定の厚さをエッチング
し、削り取る。ここで、マスクとなったＳｉＯ2膜の厚
みは、７０００オングストロームから５０００オングス
トロームに減る。続けて、酸素雰囲気中で加熱し、熱酸
化させることにより、ピット１０が形成されたＮ-型エ
ピタキシャル成長層２の表面に３０００オングストロー
ムのＳｉＯ2膜４が形成される。また、ここで、マスク
となったＳｉＯ2膜の厚みは、５０００オングストローム
から６０００オングストロームに増え、ＳｉＯ2膜３２
となる。
（ｃ）に示すシリコンピット形成工程では、シリコンを
ＲＩＥ手法により垂直方向に所定の厚さをエッチング
し、削り取る。ここで、マスクとなったＳｉＯ2膜の厚
みは、７０００オングストロームから５０００オングス
トロームに減る。続けて、酸素雰囲気中で加熱し、熱酸
化させることにより、ピット１０が形成されたＮ-型エ
ピタキシャル成長層２の表面に３０００オングストロー
ムのＳｉＯ2膜４が形成される。また、ここで、マスク
となったＳｉＯ2膜の厚みは、５０００オングストローム
から６０００オングストロームに増え、ＳｉＯ2膜３２
となる。
【０００６】図２（ｄ）に示すマスク工程では、低不純
物濃度シリコンエピタキシャル成長層（Ｎ-）２の表面
全体に、ＲＩＥ法を用いてＳｉＯ2膜のエッチングを施
す。ＲＩＥ法によるエッチングは、印加する電界方向に
沿って直進性が強いために、ＲＩＥの電界方向の垂直な
面のＳｉＯ2膜のみがエッチングされる。その結果、Ｓ
ｉＯ2膜と形成されたピット１０の底の部分のみがエッ
チングされ、ピット１０の側壁部のＳｉＯ2膜４１が形
成される。
物濃度シリコンエピタキシャル成長層（Ｎ-）２の表面
全体に、ＲＩＥ法を用いてＳｉＯ2膜のエッチングを施
す。ＲＩＥ法によるエッチングは、印加する電界方向に
沿って直進性が強いために、ＲＩＥの電界方向の垂直な
面のＳｉＯ2膜のみがエッチングされる。その結果、Ｓ
ｉＯ2膜と形成されたピット１０の底の部分のみがエッ
チングされ、ピット１０の側壁部のＳｉＯ2膜４１が形
成される。
【０００７】そこで、ＳｉＯ2膜の３０００オングスト
ロームのエッチングを行えば、ＳｉＯ2膜の厚みは、６
０００オングストロームから３０００オングストローム
となり、ＳｉＯ2膜３３となる。ピット１０の側壁のＳ
ｉＯ2膜４１（３０００オングストローム）は、エッチ
ングされず、ピット１０の底のＳｉＯ2膜（３０００オ
ングストローム）はエッチングにより無くなり、シリコ
ンが表面に現れる。
ロームのエッチングを行えば、ＳｉＯ2膜の厚みは、６
０００オングストロームから３０００オングストローム
となり、ＳｉＯ2膜３３となる。ピット１０の側壁のＳ
ｉＯ2膜４１（３０００オングストローム）は、エッチ
ングされず、ピット１０の底のＳｉＯ2膜（３０００オ
ングストローム）はエッチングにより無くなり、シリコ
ンが表面に現れる。
【０００８】図２（ｅ）に示すゲート形成工程では、Ｃ
ＶＤ法により、低不純物濃度シリコンエピタキシャル成
長層（Ｎ-）２の表面全体にノンドープのポリシリコン
膜を形成する（図示せず）。ついで、三塩化硼素（ＢＣ
ｌ3）を用いた硼素の熱拡散を施すことにより、Ｐ形の
熱拡散によって、ノンドープのポリシリコンはＰ型高濃
度のポリシリコンになる。さらに、熱拡散を続けると、
ＳｉＯ2膜３３，４１がマスクとなって、ピット１０の
底の部分にゲート層（Ｐ+）６が形成される。
ＶＤ法により、低不純物濃度シリコンエピタキシャル成
長層（Ｎ-）２の表面全体にノンドープのポリシリコン
膜を形成する（図示せず）。ついで、三塩化硼素（ＢＣ
ｌ3）を用いた硼素の熱拡散を施すことにより、Ｐ形の
熱拡散によって、ノンドープのポリシリコンはＰ型高濃
度のポリシリコンになる。さらに、熱拡散を続けると、
ＳｉＯ2膜３３，４１がマスクとなって、ピット１０の
底の部分にゲート層（Ｐ+）６が形成される。
【０００９】その後、フォトリソグラフィ法により、パ
ターンを形成してから、ウェットエッチングを施して、
不要な部分のＰ型高濃度のポリシリコン膜を除去し、ポ
リシリコン配線（Ｐ+）５を形成する。
ターンを形成してから、ウェットエッチングを施して、
不要な部分のＰ型高濃度のポリシリコン膜を除去し、ポ
リシリコン配線（Ｐ+）５を形成する。
【００１０】図２（ｆ）に示すマスク形成工程では、ソ
ース層（Ｎ+）を形成するために、フォトリソグラフィ
法によりレジスト７を形成する。
ース層（Ｎ+）を形成するために、フォトリソグラフィ
法によりレジスト７を形成する。
【００１１】図２（ｇ）に示すマスク形成工程では、Ｒ
ＩＥ法でＳｉＯ2膜のエッチングを行い、ＳｉＯ2膜に開
孔部を開け、ＳｉＯ2膜３４を形成する。
ＩＥ法でＳｉＯ2膜のエッチングを行い、ＳｉＯ2膜に開
孔部を開け、ＳｉＯ2膜３４を形成する。
【００１２】図２（ｈ）に示すソース層（Ｎ+）８形成
工程では、レジスト７をマスクにして、隣がドープ源と
なるガス（例えば、ＰＦ5）を用い、イオン注入法によ
り、シリコン基板に燐を注入し、ソース層（Ｎ+）８を
形成する。
工程では、レジスト７をマスクにして、隣がドープ源と
なるガス（例えば、ＰＦ5）を用い、イオン注入法によ
り、シリコン基板に燐を注入し、ソース層（Ｎ+）８を
形成する。
【００１３】図２（ｉ）に示すレジスト除去工程では、
レジスト除去装置によりレジストを熱分解除去する。次
いで、ポリシリコン配線（Ｐ+）５をカバーするパシベ
イション膜を形成させて、従来の表面ゲート型のＳＩＴ
が完成する（図示せず）。
レジスト除去装置によりレジストを熱分解除去する。次
いで、ポリシリコン配線（Ｐ+）５をカバーするパシベ
イション膜を形成させて、従来の表面ゲート型のＳＩＴ
が完成する（図示せず）。
【００１４】
【発明が解決しようとする課題】上記した従来の表面ゲ
ート型ＳＩＴでは、高耐圧にするためにはエピタキシャ
ル成長層の抵抗を大きくしなければならないが、逆にエ
ピタキシャル成長層の抵抗が大きいため、オン抵抗が大
きくなる欠点があった。また、オン抵抗を下げるため
に、エピタキシャル成長層の抵抗を低くすると耐圧が低
下するという、いわゆるオン抵抗と耐圧は、相対する関
係にあった。
ート型ＳＩＴでは、高耐圧にするためにはエピタキシャ
ル成長層の抵抗を大きくしなければならないが、逆にエ
ピタキシャル成長層の抵抗が大きいため、オン抵抗が大
きくなる欠点があった。また、オン抵抗を下げるため
に、エピタキシャル成長層の抵抗を低くすると耐圧が低
下するという、いわゆるオン抵抗と耐圧は、相対する関
係にあった。
【００１５】また、エピタキシャル成長層の抵抗が低い
と、オン抵抗は低いが電圧増幅率も低くなるという傾向
がある。電圧増幅率を上げるために、エピタキシャル成
長層の抵抗を上げると、オン抵抗が上昇する。従って、
オン抵抗と電圧増幅率の関係も、相対する関係にある。
と、オン抵抗は低いが電圧増幅率も低くなるという傾向
がある。電圧増幅率を上げるために、エピタキシャル成
長層の抵抗を上げると、オン抵抗が上昇する。従って、
オン抵抗と電圧増幅率の関係も、相対する関係にある。
【００１６】そこで、本発明の課題は、オン抵抗を下げ
るために、比較的抵抗の低いエピタキシャル成長層を用
いて、耐圧を決定づける部分であるパターンの周囲のみ
にイオン注入法により極少量の硼素をドープし、そし
て、パターンの周囲のみのエピタキシャル成長層基板の
抵抗を上げるようにして、高耐圧で、しかも、オン抵抗
の低い優れた半導体装置を提供することにある。
るために、比較的抵抗の低いエピタキシャル成長層を用
いて、耐圧を決定づける部分であるパターンの周囲のみ
にイオン注入法により極少量の硼素をドープし、そし
て、パターンの周囲のみのエピタキシャル成長層基板の
抵抗を上げるようにして、高耐圧で、しかも、オン抵抗
の低い優れた半導体装置を提供することにある。
【００１７】また、エピタキシャル成長層基板抵抗が低
くても、シリコン基板の表面をＲＩＥ手法によりシリコ
ン基板をエッチングし、従来よりも切り込み深さを深く
することで、電圧増幅率を大きくすることのできる優れ
た半導体装置を提供することにある。
くても、シリコン基板の表面をＲＩＥ手法によりシリコ
ン基板をエッチングし、従来よりも切り込み深さを深く
することで、電圧増幅率を大きくすることのできる優れ
た半導体装置を提供することにある。
【００１８】
【課題を解決するための手段】本発明は、一導電型のシ
リコン基板の主表面に該基板と同一導電型のソース領域
及び逆導電型のゲート領域が形成され、前記基板の裏面
には前記基板と同一導電型のドレイン領域が形成されて
いる半導体装置において、前記一導電型のシリコン基板
は、高不純物濃度シリコン基板であって、該基板の上
に、該基板よりも不純物濃度を低くした低不純物濃度シ
リコンエピタキシャル成長層が形成され、該シリコンエ
ピタキシャル成長層の不純物濃度は、１×１０14ｃｍ-3
から１×１０15ｃｍ-3の範囲とし、かつ、前記シリコン
エピタキシャル成長層の中には、さらに島状の領域に
て、不純物濃度を１×１０12ｃｍ-3から１×１０13ｃｍ
-3の範囲とした極低不純物濃度シリコンエピタキシャル
成長層を設けてなる半導体装置である。
リコン基板の主表面に該基板と同一導電型のソース領域
及び逆導電型のゲート領域が形成され、前記基板の裏面
には前記基板と同一導電型のドレイン領域が形成されて
いる半導体装置において、前記一導電型のシリコン基板
は、高不純物濃度シリコン基板であって、該基板の上
に、該基板よりも不純物濃度を低くした低不純物濃度シ
リコンエピタキシャル成長層が形成され、該シリコンエ
ピタキシャル成長層の不純物濃度は、１×１０14ｃｍ-3
から１×１０15ｃｍ-3の範囲とし、かつ、前記シリコン
エピタキシャル成長層の中には、さらに島状の領域に
て、不純物濃度を１×１０12ｃｍ-3から１×１０13ｃｍ
-3の範囲とした極低不純物濃度シリコンエピタキシャル
成長層を設けてなる半導体装置である。
【００１９】また、本発明は、前記半導体装置におい
て、前記低不純物濃度シリコンエピタキシャル成長層の
不純物はＮ型であり、前記低不純物濃度シリコンエピタ
キシャル成長層内にイオン注入法により微量のＰ型の不
純物をドープしてなる前記極低不純物濃度シリコンエピ
タキシャル成長層を有する半導体装置である。
て、前記低不純物濃度シリコンエピタキシャル成長層の
不純物はＮ型であり、前記低不純物濃度シリコンエピタ
キシャル成長層内にイオン注入法により微量のＰ型の不
純物をドープしてなる前記極低不純物濃度シリコンエピ
タキシャル成長層を有する半導体装置である。
【００２０】また、本発明は、前記半導体装置におい
て、前記低不純物濃度シリコンエピタキシャル成長層、
及び前記極低不純物濃度シリコンエピタキシャル成長層
をリアクティブ・イオン・エッチング法により、エッチ
ングしてなる切り込みを有する半導体装置である。
て、前記低不純物濃度シリコンエピタキシャル成長層、
及び前記極低不純物濃度シリコンエピタキシャル成長層
をリアクティブ・イオン・エッチング法により、エッチ
ングしてなる切り込みを有する半導体装置である。
【００２１】また、本発明は、表面ゲート型静電誘導ト
ランジスタ、あるいは電解効果型トランジスタとする前
記半導体装置である。
ランジスタ、あるいは電解効果型トランジスタとする前
記半導体装置である。
【００２２】
【発明の実施の形態】本発明の実施の形態による半導体
装置及びその製造方法について、以下に説明する。
装置及びその製造方法について、以下に説明する。
【００２３】本発明の半導体装置は、高耐圧を得るため
に必要な基板の抵抗よりも比較的低い基板抵抗を用い
て、さらに、パターン周囲にはイオン注入法により微量
のＰ型の不純物をドープすることで、エピタキシャル成
長層の抵抗を部分的に高くした半導体装置である。さら
に、シリコン基板（エピタキシャル成長層）の表面をＲ
ＩＥ手法によりシリコン基板をエッチングし、従来より
も切り込み深さを深くした半導体装置である。
に必要な基板の抵抗よりも比較的低い基板抵抗を用い
て、さらに、パターン周囲にはイオン注入法により微量
のＰ型の不純物をドープすることで、エピタキシャル成
長層の抵抗を部分的に高くした半導体装置である。さら
に、シリコン基板（エピタキシャル成長層）の表面をＲ
ＩＥ手法によりシリコン基板をエッチングし、従来より
も切り込み深さを深くした半導体装置である。
【００２４】
【実施例】図１は、本発明の実施の形態による半導体装
置で、特に表面ゲート型ＳＩＴについて、その製造工程
の一実施例を工程順に示した断面図である。
置で、特に表面ゲート型ＳＩＴについて、その製造工程
の一実施例を工程順に示した断面図である。
【００２５】図１（ａ）に示すエピタキシャル成長工程
では、ドレイン層である不純物密度が１×１０18ｃｍ-3
の高不純物濃度シリコン基板（Ｎ+）１の上に、不純物
濃度が１×１０14ｃｍ-3から１×１０15ｃｍ-3の低不純
物濃度シリコンエピタキシャル成長層（Ｎ-）２を約５
０μｍエピタキシャル成長させる。
では、ドレイン層である不純物密度が１×１０18ｃｍ-3
の高不純物濃度シリコン基板（Ｎ+）１の上に、不純物
濃度が１×１０14ｃｍ-3から１×１０15ｃｍ-3の低不純
物濃度シリコンエピタキシャル成長層（Ｎ-）２を約５
０μｍエピタキシャル成長させる。
【００２６】ここで、従来であれば、前記低不純物濃度
シリコンエピタキシャル成長層（Ｎ-）２の不純物密度
で、耐圧やオン抵抗が、ほぼ決定される。
シリコンエピタキシャル成長層（Ｎ-）２の不純物密度
で、耐圧やオン抵抗が、ほぼ決定される。
【００２７】図１（ｂ）に示すマスク形成工程では、ま
ず、低不純物濃度シリコンエピタキシャル成長層
（Ｎ-）２の表面上に熱酸化法によりＳｉＯ2膜をつけ
る。次に、ついているＳｉＯ2膜に一般的なフォトリソ
グラフィ法によって、ＳｉＯ2膜に開孔部を開けて形成
されたＳｉＯ2膜をＳｉＯ2膜１１とする。
ず、低不純物濃度シリコンエピタキシャル成長層
（Ｎ-）２の表面上に熱酸化法によりＳｉＯ2膜をつけ
る。次に、ついているＳｉＯ2膜に一般的なフォトリソ
グラフィ法によって、ＳｉＯ2膜に開孔部を開けて形成
されたＳｉＯ2膜をＳｉＯ2膜１１とする。
【００２８】図１（ｃ）に示すイオン注入工程では、Ｓ
ｉＯ2膜１１をマスクとしてウエハ表面に三フッ化硼素
（ＢＦ3）などのＰ型拡散源のものを、イオン注入法に
より極少量注入し、アニールを行う。すると、マスクと
なったＳｉＯ2膜の無いところに硼素が注入され、基板
である低不純物濃度シリコンエピタキシャル成長層（Ｎ
-）２と反応する。このシリコンエピタキシャル成長層
２は、不純物濃度が１×１０14ｃｍ-3から１×１０15ｃ
ｍ-3のＮ型のシリコンエピタキシャル成長層であるの
で、ここで、Ｎ型がＰ型に反転しない程度の極少量のＰ
型不純物を注入すると、Ｎ型低濃度であったものが、さ
らに不純物濃度が小さくなり、極低不純物濃度シリコン
エピタキシャル成長層（Ｎ--）２１になる。
ｉＯ2膜１１をマスクとしてウエハ表面に三フッ化硼素
（ＢＦ3）などのＰ型拡散源のものを、イオン注入法に
より極少量注入し、アニールを行う。すると、マスクと
なったＳｉＯ2膜の無いところに硼素が注入され、基板
である低不純物濃度シリコンエピタキシャル成長層（Ｎ
-）２と反応する。このシリコンエピタキシャル成長層
２は、不純物濃度が１×１０14ｃｍ-3から１×１０15ｃ
ｍ-3のＮ型のシリコンエピタキシャル成長層であるの
で、ここで、Ｎ型がＰ型に反転しない程度の極少量のＰ
型不純物を注入すると、Ｎ型低濃度であったものが、さ
らに不純物濃度が小さくなり、極低不純物濃度シリコン
エピタキシャル成長層（Ｎ--）２１になる。
【００２９】この極低濃度シリコンエピタキシャル成長
層（Ｎ--）２１の濃度は、１×１０12ｃｍ-3から１×１
０13ｃｍ-3の範囲となる。
層（Ｎ--）２１の濃度は、１×１０12ｃｍ-3から１×１
０13ｃｍ-3の範囲となる。
【００３０】図１（ｄ）に示す酸化膜除去工程では、ウ
エハ表面についているＳｉＯ2膜をフッ酸等で全面除去
する。
エハ表面についているＳｉＯ2膜をフッ酸等で全面除去
する。
【００３１】図１（ｅ）に示す熱酸化工程では、低不純
物濃度シリコンエピタキシャル成長層（Ｎ-）２の表面
に熱酸化により、ＳｉＯ2膜を全面に約７０００オング
ストロームの厚みで形成させる。（図に示すごとく、基
板裏面にもＳｉＯ2膜３がつく。）
物濃度シリコンエピタキシャル成長層（Ｎ-）２の表面
に熱酸化により、ＳｉＯ2膜を全面に約７０００オング
ストロームの厚みで形成させる。（図に示すごとく、基
板裏面にもＳｉＯ2膜３がつく。）
【００３２】つづいて、低不純物濃度シリコンエピタキ
シャル成長層（Ｎ-）２の表面上についているＳｉＯ2膜
に、一般的なフォトリソグラフィ法によって、ＳｉＯ2
膜による開孔部を形成せしめ、ＲＩＥ法により、ＳｉＯ
2膜のエッチングを行い、垂直方向にＳｉＯ2膜のエッチ
ングを行い、垂直方向にＳｉＯ2膜に開孔部を開け、レ
ジスト除去後、残った膜としてＳｉＯ2膜３１を形成せ
しめる。
シャル成長層（Ｎ-）２の表面上についているＳｉＯ2膜
に、一般的なフォトリソグラフィ法によって、ＳｉＯ2
膜による開孔部を形成せしめ、ＲＩＥ法により、ＳｉＯ
2膜のエッチングを行い、垂直方向にＳｉＯ2膜のエッチ
ングを行い、垂直方向にＳｉＯ2膜に開孔部を開け、レ
ジスト除去後、残った膜としてＳｉＯ2膜３１を形成せ
しめる。
【００３３】図１（ｆ）に示すシリコンピット形成工程
では、ＳｉＯ2膜をマスクとして、シリコンをＲＩＥ法
により垂直方向に所定の厚さだけ、低不純物濃度シリコ
ンエピタキシャル成長層（Ｎ-）２をエッチングし、削
り取る。ここで、形成された溝をピット１０とする。こ
のピットの深さを深くすると、電圧増幅率は上昇し、ピ
ット１０の深さで電圧増幅率を制御できる。
では、ＳｉＯ2膜をマスクとして、シリコンをＲＩＥ法
により垂直方向に所定の厚さだけ、低不純物濃度シリコ
ンエピタキシャル成長層（Ｎ-）２をエッチングし、削
り取る。ここで、形成された溝をピット１０とする。こ
のピットの深さを深くすると、電圧増幅率は上昇し、ピ
ット１０の深さで電圧増幅率を制御できる。
【００３４】図１（ｇ）に示すマスク工程では、低不純
物濃度シリコンエピタキシャル成長層（Ｎ-）２の表面
全体に、ＲＩＥ法を用いてＳｉＯ2膜のエッチングを施
す。ＲＩＥ法によるエッチングは、印加する電界方向に
沿って直進性が強いために、ＲＩＥの電界方向の垂直な
面のＳｉＯ2膜のみがエッチングされるので、ＳｉＯ2膜
と形成されたピット１０の底の部分のみがエッチングさ
れ、ピット１０の側壁部のＳｉＯ2膜４１が形成され
る。
物濃度シリコンエピタキシャル成長層（Ｎ-）２の表面
全体に、ＲＩＥ法を用いてＳｉＯ2膜のエッチングを施
す。ＲＩＥ法によるエッチングは、印加する電界方向に
沿って直進性が強いために、ＲＩＥの電界方向の垂直な
面のＳｉＯ2膜のみがエッチングされるので、ＳｉＯ2膜
と形成されたピット１０の底の部分のみがエッチングさ
れ、ピット１０の側壁部のＳｉＯ2膜４１が形成され
る。
【００３５】そこで、ＳｉＯ2膜の３０００オングスト
ロームのエッチングを行えば、ＳｉＯ2膜の厚みは６０
００オングストロームから３０００オングストロームと
なり、ＳｉＯ2膜３３となる。ピット１０の側壁のＳｉ
Ｏ2膜４１（３０００オングストローム）はエッチング
されず、ピット１０の底のＳｉＯ2膜（３００オングス
トローム）はエッチングにより無くなり、シリコンが表
面に現れる。
ロームのエッチングを行えば、ＳｉＯ2膜の厚みは６０
００オングストロームから３０００オングストロームと
なり、ＳｉＯ2膜３３となる。ピット１０の側壁のＳｉ
Ｏ2膜４１（３０００オングストローム）はエッチング
されず、ピット１０の底のＳｉＯ2膜（３００オングス
トローム）はエッチングにより無くなり、シリコンが表
面に現れる。
【００３６】以下、従来工程の図２（ｅ）から図２
（ｉ）まで同じであるので、省略し、図１の（ｈ）で表
面ゲート型ＳＩＴが完成する。
（ｉ）まで同じであるので、省略し、図１の（ｈ）で表
面ゲート型ＳＩＴが完成する。
【００３７】このようにして、表面ゲート型ＳＩＴの周
囲のみに不純物密度の極度に低い極低不純物濃度シリコ
ンエピタキシャル成長層（Ｎ--）２１を形成し、さらに
シリコンピット１０を深くして、オン抵抗が低く、高耐
圧で、電圧増幅率の大きな表面ゲ−ト型ＳＩＴを製造す
ることができる。
囲のみに不純物密度の極度に低い極低不純物濃度シリコ
ンエピタキシャル成長層（Ｎ--）２１を形成し、さらに
シリコンピット１０を深くして、オン抵抗が低く、高耐
圧で、電圧増幅率の大きな表面ゲ−ト型ＳＩＴを製造す
ることができる。
【００３８】すなわち、オン抵抗は、低不純物濃度シリ
コンエピタキシャル成長層（Ｎ-）２の厚みによって決
まり、耐圧は、極低不純物濃度シリコンエピタキシャル
成長層（Ｎ--）２１の不純物濃度によって決定されるも
のである。
コンエピタキシャル成長層（Ｎ-）２の厚みによって決
まり、耐圧は、極低不純物濃度シリコンエピタキシャル
成長層（Ｎ--）２１の不純物濃度によって決定されるも
のである。
【００３９】以上の実施例は、表面ゲート型ＳＩＴに関
するものであるが、他の同様の構造を持つ半導体装置、
例えば、電界効果型トランジスタについても、適用でき
るものである。
するものであるが、他の同様の構造を持つ半導体装置、
例えば、電界効果型トランジスタについても、適用でき
るものである。
【００４０】
【発明の効果】本実施例によれば、高耐圧で、しかも、
オン抵抗の低い半導体装置を提供することができる。
オン抵抗の低い半導体装置を提供することができる。
【図１】本発明の実施の形態による表面ゲート型ＳＩＴ
の工程の一例を説明する断面図。
の工程の一例を説明する断面図。
【図２】従来技術に係る表面ゲート型ＳＩＴの工程の一
例を説明する断面図。
例を説明する断面図。
１ 高不純物濃度シリコン基板（Ｎ+） ２ 低不純物濃度シリコンエピタキシャル成長層（Ｎ
-） ２１ 極低不純物濃度シリコンエピタキシャル成長層
（Ｎ--） ３，４，９，１１，３１，３２，３３，３４，４１，９
１ ＳｉＯ2膜 ５ ポリシリコン配線（Ｐ+） ６ ゲート層（Ｐ+） ７ レジスト ８ ソース層（Ｎ+） １０ （シリコン）ピット
-） ２１ 極低不純物濃度シリコンエピタキシャル成長層
（Ｎ--） ３，４，９，１１，３１，３２，３３，３４，４１，９
１ ＳｉＯ2膜 ５ ポリシリコン配線（Ｐ+） ６ ゲート層（Ｐ+） ７ レジスト ８ ソース層（Ｎ+） １０ （シリコン）ピット
Claims (4)
- 【請求項１】 一導電型のシリコン基板の主表面に該基
板と同一導電型のソース領域及び逆導電型のゲート領域
が形成され、前記基板の裏面には前記基板と同一導電型
のドレイン領域が形成されている半導体装置において、
前記一導電型のシリコン基板は、高不純物濃度シリコン
基板であって、該基板の上に、該基板よりも不純物濃度
を低くした低不純物濃度シリコンエピタキシャル成長層
が形成され、該シリコンエピタキシャル成長層の不純物
濃度は、１×１０14ｃｍ-3から１×１０15ｃｍ-3の範囲
とし、かつ、前記シリコンエピタキシャル成長層の中に
は、さらに島状の領域にて、不純物濃度を１×１０12ｃ
ｍ-3から１×１０13ｃｍ-3の範囲とした極低不純物濃度
シリコンエピタキシャル成長層を設けてなることを特徴
とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記低不純物濃度シリコンエピタキシャル成長層の不純物
はＮ型であり、前記低不純物濃度シリコンエピタキシャ
ル成長層内にイオン注入法により微量のＰ型の不純物を
ドープしてなる前記極低不純物濃度シリコンエピタキシ
ャル成長層を有することを特徴とする半導体装置。 - 【請求項３】 請求項１または２記載の半導体装置にお
いて、前記低不純物濃度シリコンエピタキシャル成長
層、及び前記極低不純物濃度シリコンエピタキシャル成
長層をリアクティブ・イオン・エッチング法により、エ
ッチングしてなる切り込みを有することを特徴とする半
導体装置。 - 【請求項４】 表面ゲート型静電誘導トランジスタ、あ
るいは電解効果型トランジスタとすることを特徴とする
請求項１〜３のいずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33195698A JP2000150913A (ja) | 1998-11-06 | 1998-11-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33195698A JP2000150913A (ja) | 1998-11-06 | 1998-11-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000150913A true JP2000150913A (ja) | 2000-05-30 |
Family
ID=18249530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33195698A Pending JP2000150913A (ja) | 1998-11-06 | 1998-11-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000150913A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111799174A (zh) * | 2019-04-01 | 2020-10-20 | 硅尼克斯股份有限公司 | 用于制造半导体器件的虚拟晶圆技术 |
-
1998
- 1998-11-06 JP JP33195698A patent/JP2000150913A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111799174A (zh) * | 2019-04-01 | 2020-10-20 | 硅尼克斯股份有限公司 | 用于制造半导体器件的虚拟晶圆技术 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20050202 |