JPH0233927A - Ｍｏｓ形半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＯＳ形半導体装置の製造方法に係り。

特に素子分離領域の形成方法に関する。

〔従来の技術〕

従来のＭＯＳ形半導体装置の素子分離には厚い酸化膜と
厚い酸化膜下の高濃度不純物層が設けられており、これ
らはＬＯＣＯ８法により自己整合的に形成されている。

しかし、ＬＯＧＯ８酸化膜を形成するには長時間の酸化
が必要であり、この時に高濃度不純物層の横方向拡散に
伴なうＭＯＳトランジスタのチャネル幅の減少が生じて
いた。

〔発明が解決しようとする課題〕

素子の微細化に伴ない、上記従来技術におけるチャネル
幅の減少が問題となってきた。本発明の目的は上述の如
き狭チャネル効果がなく、かつ。

自己整合的に形成できる素子分離方法を実現することに
ある。また、本発明によれば、将来、ホトマスクを用い
ずに、素子分離領域を実現することも可能となる。

〔課題を解決するための手段〕

上記目的は、低温で短時間に、自己整合的に高濃度層と
厚い酸化膜とを素子分離領域に形成する事により達成さ
れる。これは高濃度イオン打込み工程と低温での短時間
のウェット酸化工程により実現できる。イオンビームを
選択走査させる事により高濃度イオン打込みを直接行な
う事が可能となり、ホトレジスト工程が不要となる。そ
の結果。

製造工程を短縮でき、かつ歩留りを向上できる。

〔作用〕

シリコン基板表面にイオン打込みを行なうと打込み時の
ダメージにより表面の原子配列が乱れ、結晶欠陥が発生
する。通常そのダメージは不活性ガス（通常、窒素）雰
囲気中でのアニールにより回復する事ができる。［アイ
ニスニスデイ−エム’８４（ＩＳＳＤＭ　’８４）、第
４９１頁の中井他の論文参照］。しかし、高濃度イオン
打込み（約Ｉ　Ｘ　１０　”ｃｍ−”以上）を行なうと
、そのダメージはアニールでは回復できなくなる。その
反面、ダメージにより表面の酸化速度が異常に速くなる
という性質を持っている。この現象を素子分離領域に適
用すると低温で短時間に厚い酸化膜を形成すると同時に
自己整合的に、酸化膜下に高濃度不純物を形成できる。

その結果、高濃度不純物層の横方向拡散を抑圧でき、Ｍ
ＯＳトランジスタのチャネル幅の減少を抑える事が可能
となる。また、他の不純物層の再分布を防ぐ事もできる
。さらにこのイオン打ち込みのビームの選択的な走査を
行ない、素子分離機能にのみ、選択的にイオン打ち込み
を行なう事により、従来必要とされていたホトマスクを
使用せずに素子分離領域を形成できる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。第１
図はＰチャネルＭＯＳトランジスタの一製造プロセスの
フローを示している。例えばｎ形Ｓｉ基板１表面の薄い
酸化膜２（約２０ｍｍ＞上にホトレジスト３を選択形成
し、ホトレジスト３をマスクとして、高濃度砒素イオン
打ち込み（打込み量、　Ｉ　Ｘ　１０１ＢＣ１ｌ−”）
を行ない、ｎ形打込み層４を素子分離領域５に形成する
（同図ａ）・続いてホトレジスト３を除去する（同図ｂ
）。

その後、低温（８３０℃）で短時間（１５分）、ウェッ
ト酸素雰囲気中で酸化すると、上記高濃度イオン打込み
領域は活性領域（〜４０ｎｍ）よりも、１０倍以上の酸
化速度比があるため、厚い酸化膜６、（〜５００ｎｍ）
を素子分離領域にのみ形成でき、上記厚い酸化膜６の下
に素子分離用のＮ形不純物層７を同時に自己整合的に形
成できる。

（同図ｃ）、この時、第２図の酸化膜厚と酸化時間の関
係より、薄い酸化膜８の活性領域９の酸化膜は約４０ｎ
ｍであり、素子分離領域の厚い酸化膜は約５００ｎｍを
実現できる。この酸化条件を制御し、酸化速度比を変え
る事により、これ等の酸化膜厚は自由に設定できる（こ
こで厚い酸化膜の膜厚としては、以後の製造工程を経た
後に、素子分離機能を働せるような膜厚に設定すれば良
い。）以降の記述では通常のＭＯＳトランジスタの製造
工程により、ゲート酸化１０．多結晶Ｓｉのゲート電極
１１．およびＰチャネルＭｏＳトランジスタのソース、
ドレスンとなるＰ十拡散層１２を形成する（同図ｄ）。

本発明は、この実施例からも理解されるように、素子分
離領域の厚い酸化膜を低温かつ短時間で形成できるため
、高濃度不純物層７の横方向拡散はなく、ＭＯＳトラン
ジスタのチャネル幅の減少を防ぐ事ができる。その結果
素子の微細化、高集積化が可能となっている。

また、上記高濃度層ち込み量は、Ｉ　ＸＩＯ”（４１ｍ
−２以上であれば、打ち込み時のダメージが熱処理で回
復されることはなく、本発明の効果を撲揮できる。酸化
雰囲気はウェット酸化雰囲気の方が打ち込み部と打ち込
みのない部分との配化比が大きくとれ、イオン打込み部
の酸化膜を短時間に厚くできる。酸化温度は高濃度不純
物層の横方向拡散を抑え、他の不純物層の分布を左右し
ない程度の熱処理とするため９００℃以下の低温が望ま
しい。

第３図は他の実施例であり、高濃度イオン打込み層１４
をビームを直接、選択的に走査し、ホトレジストを用い
ずに素子分離領域１５に形成したものである（同図ａ）
。

続く、同図す、ｃの工程は第１図ｃ、ｄの工程と各々、
対応したものである、ウェット酸雰囲気で低温で酸化す
る事により領域１５に１５以外の領域よりも厚い酸化膜
１６を形成できる。以後。

酸化膜８が除去されても、酸化膜１６は、十分厚いまま
の状態で残す事ができる。

以上のｎチャネルＭＯＳ，ｐチャネルＭＯＳトランジス
タを、ｐ形つェル層内、ｎ形つェル層内に形成する素子
にも本発明を実施できる事は明らかである。

第４図、第５図の実施例はｐ形基板１７上のｎ形つェル
１８内の索子を形成したものであり、それぞれ、第１図
、第３図と対応している。

第６図、第７図はｎ形基板上のｐ形つェル層内に固体撮
像素子を設けた実施例であり、１画素の断面を示したも
のである。２０はホトダイオード領域、２１は０層２２
に蓄積した電荷を垂直ＣＣＤ領域２３のチャネル２４に
転送するホトゲート領域、２４は本発明による分離領域
であり、第３゜４図の実施例により形成できる。２５は
厚い酸化膜、２６は高不純物濃度層である。２７，２８
゜２９はゲート電極、３０は遮光膜である。

以上の実施例においてはｐチャネルＭ　ＯＳ　トランジ
スタについて説明したが、ｎチャネルＭＯＳトランジス
タの素子分離用にはｐ形の高濃度打込み層（ｐ＋）を用
いて、本発明を実施できる。

〔発明の効果〕

本発明によれば、ＭＯＳ形半導体素子の索子分離領域に
低温で短時間に厚い酸化膜と酸化膜下の高濃度不純物層
を形成する事ができるので、高濃度不純物層の横方向拡
散に伴なう、ＭＯＳトランジスタのチャネル幅の減少を
抑える効果があり、素子の微細化、高集積化が実現でき
る。

【図面の簡単な説明】

第１図は本発明の一実施例のプロセスフローを示す断面
図、第２図は酸化速度特性を示すグラフ、第３図、第４
図および第５図は本発明の他の実施例のプロセスフロー
を示す断面図、第６図、第７図は本発明のさらに他の実
施例による半導体装置の断面図である。 ４．１４・・・高濃度イオン打ち込み層、６・・・素子
分（ｂ） ７・・％５ｕ下統物Ｉ 早 駿亀蒔閘（分） 第 （Ｃ） 腺！鼾托物層 第 ＜ｂ） （Ｃ） ／４　・・高１度イ不ン打込７＋（ 乎 の （ｃＬ） ＃−１５今 ◆Ｂ→ ／６ ／６ ／４　・・番１度イ↑ン扛ぶｔ着

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に複数の素子を集積化したＭＯＳ形半
   導体装置の製造方法において、少なくとも、素子の分離
   領域に、選択的に、素子分離用の高濃度層と素子形成領
   域よりも厚い酸化膜を自己整合法で形成するため、選択
   的な領域への高濃度イオン打ち込み工程と続く低温の水
   素と酸素との混合ガス雰囲気中での酸化工程とを含む事
   を特徴とするＭＯＳ形半導体装置の製造方法。 ２、特許請求の範囲第１項記載の半導体装置の製造方法
   において、高濃度イオン打込み量を１×１０＾１＾４ｃ
   ｍ＾−＾２以上とし、酸化温度を９００℃以下とする事
   を特徴とするＭＯＳ形半導体装置の製造方法。 ３、第１項記載の選択的な領域への高濃度イオン打ち込
   みをイオンビームを直接、選択的に走査する事により行
   なう事を特徴とするＭＯＳ形半導体装置の製造方法。