JPH03286569A - Ｍｅｓ型電界効果トランジスタ - Google Patents
Ｍｅｓ型電界効果トランジスタInfo
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- JPH03286569A JPH03286569A JP8871390A JP8871390A JPH03286569A JP H03286569 A JPH03286569 A JP H03286569A JP 8871390 A JP8871390 A JP 8871390A JP 8871390 A JP8871390 A JP 8871390A JP H03286569 A JPH03286569 A JP H03286569A
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- Japan
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- silicon layer
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- monocrystalline silicon
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＥＳ型電界効果トランジスタに関し、特にシ
リコンＭＥＳ型電界効果トランジスタに関する。
リコンＭＥＳ型電界効果トランジスタに関する。
従来、ＳｌのＭＯＳ型電界効果トランジスタは、界面準
位の少ない界面が形成てき、しかも５Ｖ電源に対して絶
縁耐圧の高い５ｉ０２を形成できた。最近の超ＬＳＩに
おいては、微細化に件ないゲート絶縁膜も非常に薄くな
り、５ｎｍ以下の膜厚が要求されるレベルにある。更に
、微細化に伴なうデバイス信頼性の点から電源電圧は更
に下る傾向にあり、５Ｖの次は３．３Ｖ程度と予測され
、更にゲート長が０．１μｍレベルのＭＯＳ型電界効果
トランジスタでは、ＩＶ程度の電源電圧になると予想さ
れる。
位の少ない界面が形成てき、しかも５Ｖ電源に対して絶
縁耐圧の高い５ｉ０２を形成できた。最近の超ＬＳＩに
おいては、微細化に件ないゲート絶縁膜も非常に薄くな
り、５ｎｍ以下の膜厚が要求されるレベルにある。更に
、微細化に伴なうデバイス信頼性の点から電源電圧は更
に下る傾向にあり、５Ｖの次は３．３Ｖ程度と予測され
、更にゲート長が０．１μｍレベルのＭＯＳ型電界効果
トランジスタでは、ＩＶ程度の電源電圧になると予想さ
れる。
ゲート長が０．１μｍというような極めて微細なゲート
長を有するＭＯＳ型電界効果トランジスタにおいては、
５ｎｍ以下の薄いゲート絶縁膜は、製造プロセス上膜厚
の制御が難しく、また、絶縁膜の膜質そのものについて
も信頼性の高い膜を作製することが難しい。従って、Ｍ
ＯＳ型電界効果トランジスタでは信頼性の高いデバイス
を作製することが困難になる。
長を有するＭＯＳ型電界効果トランジスタにおいては、
５ｎｍ以下の薄いゲート絶縁膜は、製造プロセス上膜厚
の制御が難しく、また、絶縁膜の膜質そのものについて
も信頼性の高い膜を作製することが難しい。従って、Ｍ
ＯＳ型電界効果トランジスタでは信頼性の高いデバイス
を作製することが困難になる。
本発明は、このような従来の問題点を解決しうる電界効
果トランジスタの新規な構造を提供することを目的とす
る。
果トランジスタの新規な構造を提供することを目的とす
る。
本発明のＭＥＳ型電界効果トランジスタは、ゲート電極
がＩｒＳｉ３ （イリジウムシリサイド）により形成
されている。
がＩｒＳｉ３ （イリジウムシリサイド）により形成
されている。
本発明においては、ゲート電極にＩｒＳｉ３を用いたＭ
ＥＳ型電界効果トランジスタとすることにより、薄いゲ
ート絶縁膜の作製に対する製造プロセス上の問題、およ
び絶縁膜の信頼性に対する問題がなくなるとともに、Ｎ
型Ｓｉに対してショットキーバリアが０．９４ ｅ Ｖ
もとれるため、微細ゲートを有する電界効果トランジス
タに対しては、動作が可能なゲートバイアスを印加する
ことができる。
ＥＳ型電界効果トランジスタとすることにより、薄いゲ
ート絶縁膜の作製に対する製造プロセス上の問題、およ
び絶縁膜の信頼性に対する問題がなくなるとともに、Ｎ
型Ｓｉに対してショットキーバリアが０．９４ ｅ Ｖ
もとれるため、微細ゲートを有する電界効果トランジス
タに対しては、動作が可能なゲートバイアスを印加する
ことができる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示した模式的断面図である
。
。
本実施例のＭＥＳ型電界効果トランジスタは、Ｐ型シリ
コン基板１を用い、基板１の所定領域には素子分離用の
ＬＯＣＯ９６を有し、基板１におけるＬＯＧＯ５６の存
在しない領域にはノンドープの単結晶シリコン層が形成
され、ＬＯＣＯ３６上の所定領域および前記単結晶シリ
コン層を介した基板ｌ上の所定領域にＩｒＳｉ３ゲート
電極４を有し、ゲート電極４の側壁には酸化膜スペーサ
５を有している。
コン基板１を用い、基板１の所定領域には素子分離用の
ＬＯＣＯ９６を有し、基板１におけるＬＯＧＯ５６の存
在しない領域にはノンドープの単結晶シリコン層が形成
され、ＬＯＣＯ３６上の所定領域および前記単結晶シリ
コン層を介した基板ｌ上の所定領域にＩｒＳｉ３ゲート
電極４を有し、ゲート電極４の側壁には酸化膜スペーサ
５を有している。
更に、前記単結晶シリコン層において酸化膜スペーサ５
と自己整合的に高濃度Ｎ型ドープ層３ａ形成され、前記
単結晶シリコン層においてゲート電８ｉ！４および酸化
膜スペーサ５の直下がノンドープ単結晶シリコン層（活
性領域）３をなし、ノンドープ単結晶シリコン層３を含
む領域、並びにこれとの境界領域を含む高濃度Ｎ型ドー
プ層３ａの一部領域下のシリコン基板１には高濃度Ｐ型
不純物ドープ領域２が形成されている。
と自己整合的に高濃度Ｎ型ドープ層３ａ形成され、前記
単結晶シリコン層においてゲート電８ｉ！４および酸化
膜スペーサ５の直下がノンドープ単結晶シリコン層（活
性領域）３をなし、ノンドープ単結晶シリコン層３を含
む領域、並びにこれとの境界領域を含む高濃度Ｎ型ドー
プ層３ａの一部領域下のシリコン基板１には高濃度Ｐ型
不純物ドープ領域２が形成されている。
この構造のＭＥＳ型電界効果トランジスタの製造方法を
以下に示す。
以下に示す。
まず、Ｐ型シリコン基板１を熱酸化して、所定領域にＬ
ＯＧＯ８６を形成し、素子分離領域を形成する。次に、
Ｐ型シリコン基板１表面におけるゲート電極形成予定領
域を含めた所定領域に、Ｐ型不純物（ボロン）を高濃度
（１０１８ｃ ｍ−３）ドープして高濃度Ｐ型不純物ド
ープ領域２を形成し、Ｍ Ｂ Ｅ （Ｍｏ１ｅｃｕｌａ
ｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）にてシリコン基板１の
露出部のみにノンドープ単結晶シリコン層を選択的に１
０ｎｍ程度エピタキシャル成長させる。続いて、エピタ
キシャル成長によるノンドープ単結晶シリコン層の表面
の自然酸化膜を高真空チャンバー内で取り除き、ゲート
電極材料となるＩｒＳｉ３をスパッタ法により堆積し、
ＦＩＢによる露光工程とエツチングガスにＣ１□を用い
たＥ ＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ
Ｒｅ５ｏｎａｎｃｅ）ドライエツチング工程によりゲー
ト長０．１μｍのＩｒＳｉ３ゲート電極４を形成する。
ＯＧＯ８６を形成し、素子分離領域を形成する。次に、
Ｐ型シリコン基板１表面におけるゲート電極形成予定領
域を含めた所定領域に、Ｐ型不純物（ボロン）を高濃度
（１０１８ｃ ｍ−３）ドープして高濃度Ｐ型不純物ド
ープ領域２を形成し、Ｍ Ｂ Ｅ （Ｍｏ１ｅｃｕｌａ
ｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）にてシリコン基板１の
露出部のみにノンドープ単結晶シリコン層を選択的に１
０ｎｍ程度エピタキシャル成長させる。続いて、エピタ
キシャル成長によるノンドープ単結晶シリコン層の表面
の自然酸化膜を高真空チャンバー内で取り除き、ゲート
電極材料となるＩｒＳｉ３をスパッタ法により堆積し、
ＦＩＢによる露光工程とエツチングガスにＣ１□を用い
たＥ ＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ
Ｒｅ５ｏｎａｎｃｅ）ドライエツチング工程によりゲー
ト長０．１μｍのＩｒＳｉ３ゲート電極４を形成する。
更に、全面にシリコン酸化膜を堆積した後、全面エッチ
バックにより酸化膜スペーサ５をゲート電極４の両側壁
に０．１μｍ形成する。次に、ＩｒＳｉ３ゲート電極４
１Ｍ化膜スペーサ５をマスクにしたイオン注入により、
前記のノンドープ単結晶シリコン層内にスペーサ５．ゲ
ート電極４と自己整合的に高濃度不純物をドープし、ソ
ースドレイン領域となる高濃度Ｎ型不純物ドープ領域３
ａ （Ａ ｓ ： １０２０ｃ ｍ−３）を形成する
。なお、このとき同時に、イオン注入されない領域（ス
ペーサ５．ゲート電極４直下の領域）の前記のノンドー
プ単結晶シリコン層は、ＭＥＳ型電界効果トランジスタ
のチャネル部をなすノンドープ単結晶シリコン層（活性
領域）３となる。
バックにより酸化膜スペーサ５をゲート電極４の両側壁
に０．１μｍ形成する。次に、ＩｒＳｉ３ゲート電極４
１Ｍ化膜スペーサ５をマスクにしたイオン注入により、
前記のノンドープ単結晶シリコン層内にスペーサ５．ゲ
ート電極４と自己整合的に高濃度不純物をドープし、ソ
ースドレイン領域となる高濃度Ｎ型不純物ドープ領域３
ａ （Ａ ｓ ： １０２０ｃ ｍ−３）を形成する
。なお、このとき同時に、イオン注入されない領域（ス
ペーサ５．ゲート電極４直下の領域）の前記のノンドー
プ単結晶シリコン層は、ＭＥＳ型電界効果トランジスタ
のチャネル部をなすノンドープ単結晶シリコン層（活性
領域）３となる。
本実施例においては、下地基板にＰ型シリコンを用いた
が、シリコンに格子定数の近いＧａＰＡ、ＯＰ等の化合
物半導体を基板に用いてもよい。
が、シリコンに格子定数の近いＧａＰＡ、ＯＰ等の化合
物半導体を基板に用いてもよい。
また、５ｉ０２等の絶縁基板を用いることもできる。
以上説明したように本発明のＭＥＳ型電界効果トランジ
スタは、ケート電極にＩｒＳｉ３を用いることにより、
薄いゲート絶縁膜の作製に対する製造プロセス上の難点
、ゲート絶縁膜の膜質に関する信頼性上の問題点を回避
することができるとともに、Ｎ型シリコンに対してショ
ットキーバリアが０．９４ｅＶもとれるため、ゲート長
０１μｍレベルの電界効果トランジスタにおいて、ゲー
トバイアスを０．８ Ｖ〜０．９Ｖ印加することにより
素子としての動作が可能になる。
スタは、ケート電極にＩｒＳｉ３を用いることにより、
薄いゲート絶縁膜の作製に対する製造プロセス上の難点
、ゲート絶縁膜の膜質に関する信頼性上の問題点を回避
することができるとともに、Ｎ型シリコンに対してショ
ットキーバリアが０．９４ｅＶもとれるため、ゲート長
０１μｍレベルの電界効果トランジスタにおいて、ゲー
トバイアスを０．８ Ｖ〜０．９Ｖ印加することにより
素子としての動作が可能になる。
第１図は本発明の一実施例のＭＥＳ型電界効果トランジ
スタを示す模式的断面図である。 １・・・Ｐ型シリコン基板、２・・・高濃度Ｐ型不純物
ドープ領域、３・・・ノンドープ単結晶シリコン層く活
性領域）、３ａ・・・高濃度Ｎ型不純物ドープ層、４・
・・ＩｒＳｉ３ゲート電極、５・・・酸化膜スペーサ、
６・・・ＬＯＣＯ８゜ １・・・Ｐ型ン１ノコソ隻仮 ４・・・Ｉｈ５ｒ３ゲ一ト電本ζ
スタを示す模式的断面図である。 １・・・Ｐ型シリコン基板、２・・・高濃度Ｐ型不純物
ドープ領域、３・・・ノンドープ単結晶シリコン層く活
性領域）、３ａ・・・高濃度Ｎ型不純物ドープ層、４・
・・ＩｒＳｉ３ゲート電極、５・・・酸化膜スペーサ、
６・・・ＬＯＣＯ８゜ １・・・Ｐ型ン１ノコソ隻仮 ４・・・Ｉｈ５ｒ３ゲ一ト電本ζ
Claims (1)
- ゲート電極にＩｒＳｉ＿３（イリジウムシリサイド）
を用いることを特徴とするＭＥＳ型電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8871390A JPH03286569A (ja) | 1990-04-03 | 1990-04-03 | Ｍｅｓ型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8871390A JPH03286569A (ja) | 1990-04-03 | 1990-04-03 | Ｍｅｓ型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03286569A true JPH03286569A (ja) | 1991-12-17 |
Family
ID=13950543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8871390A Pending JPH03286569A (ja) | 1990-04-03 | 1990-04-03 | Ｍｅｓ型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03286569A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0881687A1 (fr) * | 1997-05-30 | 1998-12-02 | STMicroelectronics S.A. | Contact sur une région de type P |
| US6303494B1 (en) | 1998-12-24 | 2001-10-16 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
| GB2347789B (en) * | 1999-03-01 | 2002-07-03 | Nec Corp | Complementary integratted circuit |
| KR100481982B1 (ko) * | 1997-12-30 | 2005-06-07 | 매그나칩 반도체 유한회사 | 트랜지스터의 게이트 전극 형성 방법 |
-
1990
- 1990-04-03 JP JP8871390A patent/JPH03286569A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0881687A1 (fr) * | 1997-05-30 | 1998-12-02 | STMicroelectronics S.A. | Contact sur une région de type P |
| FR2764117A1 (fr) * | 1997-05-30 | 1998-12-04 | Sgs Thomson Microelectronics | Contact sur une region de type p |
| US6633071B1 (en) | 1997-05-30 | 2003-10-14 | Sgs-Thomson Microelectronics S.A. | Contact on a P-type region |
| KR100481982B1 (ko) * | 1997-12-30 | 2005-06-07 | 매그나칩 반도체 유한회사 | 트랜지스터의 게이트 전극 형성 방법 |
| US6303494B1 (en) | 1998-12-24 | 2001-10-16 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
| GB2347789B (en) * | 1999-03-01 | 2002-07-03 | Nec Corp | Complementary integratted circuit |
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